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June 30, 2022

TSMC는 패키징하는 것, 최근 진전을 진보시켰습니다

TSMC에 익숙한 독자들은 주조공장 거대기업이 한 브랜드 하에 그것의 2.5D와 3D 패키징 제품을 결합시켰다는 것을 알아야 합니다 - 3D 구성. 그들이 예상한 것처럼, 미래 소비자들은 후부 2.5D 통합으로 예를 들면 시스템 수준 기능의 밀집하는, 이질적인 일체화를 제공하기 위한 양쪽 옵션을 착수 준비 3D 수직 어셈블리를 모두 포함해 따라갈 것입니다.

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엄밀히 말하면, 3D 고대역 메모리 HBM 스택과 SoC의 2.5D 통합은 이미 결합된 제품입니다. 위쪽에 보여진 것처럼, 매우 복합적 이종 시스템 설계의 일부로 3D 소릭을 2.5D CoWoS/InFO와 결합하면서, TSMC는 미래에 위상의 더 부유한 조합을 상상하고 있습니다.
워크숍에 있는 프로세스 기술 시위에서와 같은, 실장 기술의 업데이트는 매우 단순합니다 - 그것이 로드맵의 성공을 보여주고, 실행하기 위해 단지 계속될 필요가 있습니다, 우리가 아래 강조할 새로운 방향을 대표하는 여러 특정 지역이 있습니다.
특별히 노트는 전체 조립체와 시험 제조 능력을 제공하면서, 3D 원단 제품을 지원할 진보적 시스템 통합 시설에 대한 TSMC의 투자입니다. 주난의 세계의 첫번째 완전히 자동화된 3D 구성 진보된 패키징 기술 공장인 TSMC에 따른 것 올해 하반기에 생산을 시작할 것으로 예상됩니다.
왜 진보된 패키징 기술에 대한 초점 이
모두의 일관된 이해에서, TSMC는 실제로 주조공장 사업에 관여합니다. 그러나 그것이 삼성 또는 심지어 인텔인 TSMC이든지 아니든지, 신세기 들어갈 때, 모두는 진보적 패키징하기 회사의 작업의 주요 초점으로 간주합니다. 결과에서.
새미위키에 의해 보고된 것처럼, moore의 법칙은 많은 다른 애플리케이션을 위해 더 이상 비용 효율적이지 않습니다, 특히 다중-칩 모듈 (MCM)와 시스템 인 패키지 SiP, 기타 등등과 같은 이질적 기능을 통합해서 무어 기술 보다 무어가 많은 논리와 메모리, 아날로그, MEMS, 기타 등등을 (서브시스템) 해결책으로 통합시키는 것에 대한 대안으로 나타났습니다. 그러나, 이러한 방법은 여전히 바르고 클라이언트별과 상당한 양의 전개된 시간과 비용을 잡습니다.
칩 개발의 역사를 보면서 사실 진보된 패키징 기술의 개념은 수십년간 존재했습니다. 일괄에서 다르고 신형 칩을 모음으로써 절충하는 것 칩 설계를 고급화하기 위한 한 방법입니다. 오늘, 이 개념은 때때로 이질적인 일체화로서 언급됩니다. 그럼에도 불구하고, 비용 사유 때문에, 진보된 패키징 기술은 주로 최고급, 틈새 시장 향한 애플리케이션에서 사용됩니다.
그러나 그것은 곧 변할 수 있습니다. IC 크기 조정이 전진하는 디자인의 전통 방식이기 때문에, 그것은 각각 이음매에 다른 칩 기능을 수축시키고, 모노리식 칩 위에 그들을 쌉니다. 그러나, IC 크기 조정은 다수를 위해 너무 비싸게 되었고 이음매 당 혜택이 감소하고 있습니다.
크기 조정이 새로운 디자인에 대한 선택으로 남아 있는 동안, 진보된 패키징 기술을 포함하여 산업은 대안을 찾고 있습니다. 변한 산업이 새로운 진보된 패키징 기술 종류를 개발하거나 기존 기술을 확장하고 있다는 것입니다.
진보된 패키징 기술 뒤에 있는 동기는 똑같이 유지됩니다. 동일 칩 위에 모든 칩 기능에 밀어 넣 기보다, 그들을 분류하고 그들을 단일 패키지로 통합시키세요. 이것은 비용을 줄이고 좋은 수익을 제공한 것으로 알려집니다. 또 다른 목표는 서로 가까운 칩을 유지하는 것입니다. 더 빨리 더 낮은 잠재와 데이터에 대한 접근을 허용하면서, 많은 진보적인 팩은 프로세서에 메모리를 더 가까이 가져옵니다.
그것은 단순하게 들리지만, 그러나 소수의 도전이 여기 있습니다. 또한, 모든 필요를 충족시키는 아무도 패키지 형태가 있습니다. 실제로는, 칩 고객들은 옵션의 큰 다양성에 직면합니다. 그들 중에 : 팬-아웃 (통합된 다이와 웨이퍼 레벨 패키징의 성분), 2.5D/3D (법안에서 협력하여 또는 서로의 위에 위치된 칩)과 3D IC : (논리에 쌓이는 메모리꼭대기에서의 적층 메모리 또는 논리적으로 적층 논리는) 3 공통 초이스가 됩니다.
게다가 산업은 2.5D/3D 기술을 지원하는 칩렛이라고 불리는 개념을 또한 따라가고 있습니다. 생각은 당신이 자료실에서 모듈 칩 또는 칩렛에 대한 선택권을 가진다는 것입니다. 그들은 그리고 나서 패키지에 통합되고, 다이-대-다이 상호 연결 설계를 사용하여 연결되었습니다.
TSMC 측면에, 새로운 다중 칩 IC 실장 솔루션에 대한 시장 수요를 만족시키기 위해, 그들은 moore의 법칙을 넘어서 통합에게 경제적인 솔루션을 제공하기 위해 진보적 IC 실장 기술을 개발하기 위해 또한 OIP 파트너들과 함께 일하고 있습니다.
2012년에, TSMC가 자일링스와 함께 4 nm FPGA 칩이 실리콘 중간 회로 기판에 협력하여 탑재한 동일한 28으로 구성되는 당시에 가장 큰 FPGA를 도입했습니다. 그들은 이러한 구성 요소를 상호 연결시키기 위해 또한 관통 규소 바이아스 (TSVs)와 마이크로범프와 re 분포 레이어 (RDLs)를 개발했습니다. 그것의 구조를 기반으로, TSMC는 집적 회로 실장 솔루션 카우스 (칩-온-와퍼-온-서브스트레이트)을 명명했습니다. 이 블록 기반 EDA-가능한 실장 기술은 고성능이고 고전력 디자인을 위해 사실상의 산업 기준이 되었습니다.
TSMC는 2017년에 정보 (인테그라테드 팬아웃 기술) 기술을 발표했습니다. 그것은 이로써 단가와 패키지 높이, 모바일 애플리케이션의 성공을 위한 둘다 중요한 표준을 줄이면서, 카우스에서 실리콘 중간 회로 기판을 대체하기 위해 폴리아미드 막을 사용합니다. TSMC는 스마트폰을 위한 수많은 정보 디자인을 수송했습니다.
TSMC 도입된 온칩-시스템 (SoIC) 2019년에 기술. 착수 준비 (굉장하 ) 장비로, TSMC는 매우 정확히 제휴될 수 있고 그리고 나서 많은 좁은 피치 구리를 사용하는 압축-결합 디자인이 더욱 폼 팩터, 인터커넥트 커페시턴스와 권력을 최소화하기 위해 거닙니다.
이러한 2 기술은 점진적으로 오늘의 3D 구성으로 발전했습니다.
2022년 동안 최신 업데이트
위쪽에 보여진 것처럼, TSMC의 계획에 따르면, 그들의 실장 기술은 지금 2.5D와 3D를 가지고 있습니다. 그들의 2.5D를 보도록 합시다. 보고서에 따르면, TSMC는 지금 2개 종류의 2.5D 실장 기술을 가집니다 - 칩 ON 상태 웨이퍼 ON 상태 기판 (카우스 : 칩 ON 상태 웨이퍼 ON 상태 기판)과 통합된 팬아웃 (정보 : 통합된 팬아웃). (그것이 위쪽에 이미지에서 주목하, 약간의 정보 제품은 TSMC에 의해 2D로 상징합니다.)
양쪽 공과를 위한 주요한 이동은 더 많은 다이 (과 HBM 스택을) 통합하기 위해 최대 패키지 사이즈의 연속적 팽창입니다. 예를 들면, 실리콘 중간 회로 기판 (카우스-S) 위의 상호 연결층을 제조하는 것 목표가 최대 레티클 사이즈의 배수에 의해 인터포저 사이즈를 늘리기 위해 인 다수 리소그래피 노출을 꿰매는 것을 필요로 합니다.
카우스를 처음으로 볼 때, 보고서에 따르면, TSMC 카우스는 세가지 다른 인터포저 기술 (카우스의 웨이퍼)을 제공하기 위해 확대되었습니다 :
1. 카우스-S : TSMC에 따르면, 이 패키징 방식으로, 실리콘 중간 회로 기판은 현존하는 실리콘 리소그래피와 재분배 층 처리 방법을 기반으로, 사용됩니다
2012년 이후 시동된 대량 생산은 100개 제품 보다 지금까지 더 고객들 20명 이상까지 공급되었습니다
인터포저는 내장된 트렌치 캐패시터를 통합합니다
- 설계 구성을 2 큰 SOC과 8 HBM3 메모리 스택과 eDTC1100 (1100nF/mm**2)로 지원합니다
2. 카우스-R : 이 패키징 방식으로, 유기적인 인터포저는 비용을 줄이는데 사용됩니다
최고 6까지 연결된 재배선 층, 2 um/2um L/S
4x 마스크 사이즈가 한 SoC와 2 HBM2 스택을 55mmX55mm 패키지에 지지합니다 ; 2.1X 마스크 사이즈는 85mmX85mm 패키지에 개발, 2 SOC과 2HBM2에 있습니다
3. 카우스-L : 인접한 다이 에지 (0.4um / 0.4um L/S 피치) 사이에 고밀도 내부연락을 위한 유기적인 인터포저에 삽입된 작은 실리콘 브리지를 사용합니다
2X 레티클 사이즈는 2 SOC 2023을 6 HBM2 스택으로 지원합니다) ;
12 HBM3 스택 (2024년)을 지원하기 위한 개발에서 4X 레티클 규모
그들이 카우스 실행을 위해 HBM3 내부연락에 요구된 물리적 구조에 HBM 표준 그룹과 함께 일하고 있는 것을 TSMC는 강조했습니다. 스택 정의 (을 위해, HBM3 표준은 다음을 확인한 것처럼 보입니다 : 64GB (16 32Gb 다이)에 대한 4GB 능력 (4 8Gb 다이) ; 1024-bit 시그널링 인터페이스 ; 최고 819GBps까지 대역폭.) 이러한 다가올 카우스 구성은 HBM3 스택이 휴즈 메모리 용량과 대역폭에게 제공할 배수를 가지고 있습니다.
덧붙여, 다가올 카우스 디자인에서 고위 측 전원 소비를 기대하면서, TSMC는 칩과 패키지와 공기 냉각법부터 침지 냉각까지 변화 사이에 개선된 열 계면 물질 (팀)을 포함하여 적당한 냉각 용액을 조사하고 있습니다.
카우스를 도입한 후, 그것의 정보 실장 기술을 보도록 하세요.
이 완성 기술이 임시 캐리어에 정확한 (페이스-다운) 배향 뒤에 에폭시 웨이퍼에서 다이를 요약한다는 것이 이해됩니다. 재분배 상호 연결층은 재건된 웨이퍼 표면에 추가됩니다. 패키지 범프는 그리고 나서 재배선 층에 직접적으로 연결됩니다.
TSMC에 따르면, 회사의 패키지는 info_pop, info_os와 info_b의 여러 토폴로지를 가지고 있습니다.
아래의 그림에 나타난 바와 같이, 근본적 논리회로 칩과 DRAM 패키지의 통합에 초점을 맞추면서, info_pop은 패키지 온 패키지 구성을 대표합니다. DRAM의 탑 다이 위의 충돌은 재배선 층에 도달하기 위해 정보 바이아스 (TIVs)를 사용합니다.

 

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TSMC는 info_pop은 주로 2016년에 모바일 플랫폼을 위해, 그리고 인터뷰 이후로 사용되라고 말했습니다, 이 패키지의 칩의 출하가 12억을 초과했습니다. TSMC에 따르면, 현재 info_pop 방식으로, 그것의 DRAM 패키지는 주문 설계이고 따라서 그것이 단지 TSMC에 제조될 수 있습니다. 이것 때문에, TSMC는 상부에 현존하는 (LPDDR) DRAM 법안을 추가하고, 외부 계약 제조사들이 국회를 제공할 수 있게 허락하는 선택적 info_b 토폴로지를 개발하고 있습니다.
info_os (기판위) 다중 다이와 재배선 층과 그것의 마이크로범프를 요약할 수 있고 츠프스를 통하여 기판에 연결됩니다.
이것은 5년 이상간 생산에 있었고, HPC 고객들에 집중되는 기술입니다. 기술적 세부사항으로부터, 패키지는 2 um/2um L/S와 기판 위의 5 RDL 레이어를 가지고 있습니다. 이것은 기판이 110 밀리미터 X 110 밀리미터 현재 더 큰 패키지 사이즈를 달성할 수 있게 허락합니다. TSMC에 따르면, 기업은 미래에 더 큰 크기를 제공할 예정일 것입니다 - 130 um C4 범프 피치
info_m에 대해서 말하자면, TSMC의 2.5D 패키징을 도입하면서, 우리가 그들의 3D 패키징 세계에 들어가는 후 그것이 할수 있는 추가적 기판 < 500mm=""> + TSV 없이 다양한 패키지 다이와 재배선 층으로 info_os을 대체입니다. 수직적으로 모바일 플랫폼에 중점을 두어, 재배선 층과 티브어와 통합된 마이크로 범프 칩을 이용하는 InFO-3D라고 불리는 3D 패키지 온 패키지 기술을 그들 중에 있습니다.

 

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보이는 바와 같이, TSMC는 또한 집적된 칩 (SoICs) 위의 제도로서 알려진 육체미 있는 3D 토폴로지 패키지를 더 진보적인 수직적으로 다이의 가족을 가집니다. 그것은 매우 좋은 투구를 획득하기 위해 다이 사이에 접착하는 직접적인 구리를 이용합니다.
TSMC에 따르면, 회사는 두개 소릭 제품 - 웨이퍼 ON 상태 웨이퍼 (와우)과 회로판 칩 (젖소)을 갖. 최적 분리를 위해 딥 트렌치 커패시터 (DTC) 구조를 제공하면서, 와우 위상은 웨이퍼에 복잡한 SoC 다이를 통합합니다. 더 일반적인 젖소 토폴로지는 다수 SoC 다이를 쌓아 올립니다.
소릭 국회에 적합한 프로세스 기술은 아래 표에 나타납니다.

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TSMC에 따르면, 회사의 3DFabric 설계 지원은 또한 3Dblox를 포함합니다. 위쪽에 3D 구성 이미지의 상부 오른쪽 코너에 나타난 바와 같이, TSMC는 3D 소릭과 2.5D 기술을 결합시키는 복잡한 시스템-인-패키지 설계 실행을 상상하고 있습니다.

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위에서 언급된 것과 같이, 이 설계 흐름은 매우 복잡하고, 진보적 열식, 타이밍과 SI / PI 분석 유동을 요구합니다 (그것이 또한 모델 데이터 양을 다룰 수 있는). 이러한 시스템 수준 설계의 개발을 지원하기 위해, TSMC는 세 주요 설계 흐름 시작에 EDA 공급자들과 협력했습니다 :
이것들의 첫번째는 개선된 서멀 분석을 위한 입자가 큰 게다가 얇은 결인 방법의 이용을 포함합니다.

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두번째로, TSMC와 EDA 거대기업들은 또한 계층적 정적인 시간 분석을 위해 협력하고 있습니다. 단일 다이가 다중 -코네 데이터 분석의 복잡성을 감소시키기 위해 추상 모델에 의해 대표되게 합시다.

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마침내, TSMC와 EDA 거대기업은 또한 앞 공정 설계 분할 멍청한 소녀와 협력했습니다. 복합 시스템, TSMC의 착수 준비 설계부를 가속화할 수 있도록 도와 주기 위한 2는 3Dblox라고 불리는 프로그램을 또한 시행했습니다

TSMC에 따르면, 회사의 계획의 목표는 모듈 구성 요소 안으로 전체 물리적 패키징 시스템을 파괴하고 그리고 나서 그들을 통합하는 것입니다. 보이는 바와 같이, 프로그램의 측정 단위 범주는 다음과 같습니다 : 충돌 / 회사채, 바이아스, 캡, 인터포저와 다이.
이 프로그램으로, 이러한 모듈은 어떠한 소릭, 카우스 또는 정보 실장 기술 안으로 통합될 것입니다.
특별히 노트는 TSMC가 3D 직물 디자인이 다양한 EDA 도구 - 이고, (잠재적으로) 물리적 설계를 완료하기 위해 EDA 상인 도구를 1를 사용하고 타이밍 분석, 신호 무결성 / 권력 보전 분석, 열 분석을 지원하기 위해 다양한 EDA 벤더 제품을 사용합니다 사용할 수 있게 한 것으로 작용하고 있다는 것입니다.
3Dblox는 TSMC가 EDA 벤더 데이터 모델들과 포맷 사이에 상호운용성을 운전하면서, SOC을 위한 기준 공정의 개념을 다음 단계로 데려간 것처럼 보입니다. 3Dblox의 전체적 플로우 능력은 Q3 2022에 이용할 수 있을 것입니다. (말하자면, 레디스 bution의 자동루팅이 알리고 계속 InFO-의지가 최초로 공개된 특징입니다. 예비적인 단계)
분명히, 2.5D와 3D 구성에서 기대 성장 때문에, TSMC는 진보된 패키징 기술 기술 개발과 (특히) 새로운 제조 설비류에 막대한 투자를 하고 있습니다. HBM2/2e부터 HBM3 메모리 스택까지 변화는 카우스 2.5 기술을 사용하여 상당한 성능 이득을 시스템 디자인에 가져올 것입니다. 모바일 플랫폼 고객들은 정보의 다중 칩 디자인의 다양성을 확대할 것입니다. 3D와 2.5D 기술을 결합시키는 복잡한 3DFabric 설계의 입양은 시스템 분할을 가속하기 위해 설계 요소를 모듈화하기 위한 TSMC의 노력과 다양한 EDA 도구 / 흐름의 사용을 가능하게 할 그들의 노력을 레버리징하여 확실히 또한 증가할 것입니다. .
기술 원칙을 패키징하기
TSMC의 정의에 따르면, 젖소 (회로판 칩)과 와우 (웨이퍼 ON 상태 웨이퍼)과 같은 착수 준비 칩 적층화 기술은 집합적으로 소릭 즉, 집적된 칩의 시스템으로서 언급됩니다. 이러한 첨단의 목표는 후부 통합 옵션에 보인 충돌을 사용하지 않고 함께 실리콘 칩을 쌓아 올리는 것입니다. 여기에서, 실리콘이 그것이 실리콘의 단일 조각인 것처럼 실리콘의 위에 위치될 수 있도록 소릭 디자인은 실제로 접합 계면을 만들고 있습니다.
TSMC의 공식적 도입에 따르면, 회사의 소릭 서비스 플랫폼은 시스템 탑재 칩 (SoC)로부터 나눠진 작은 칩의 재통합에게 혁신적 착수 준비 3D 인터 칩 적층화 기술을 제공합니다. 마지막 집적된 칩은 시스템 성능의 관점에서 원래 SoC를 능가합니다. 그것은 다른 시스템 기능을 통합하기 위해 또한 유연성을 제공합니다. TSMC는 소릭 서비스 플랫폼이 클라우드, 소셜과 모서리 앱에서 계속 늘어나는 컴퓨팅, 대역폭과 전송 대기 요구사항을 다룬다는 것에 주목했습니다. 다른 칩 기능, 크기와 테크날러지 노드와 섞고 일치할 때 그것은 우수한 디자인 유연성을 제공하는 젖소와 와우 계획을 지원합니다.
특히, TSMC의 소릭 기술은 3D 구성 요소 (일명 3D 칩렛) 안으로 적층 다중 다이의 매우 강력한 방법입니다.
오늘, 소릭스는 수직적으로 육체미 있는 칩 사이에 공간의 평방 밀리미터 당 약 10,000 내부연락을 할 수 있습니다. 그러나 더 뷰는 이것이 평방 밀리미터마다 100만 내부연락을 향한 작업을 개발하고 있다는 것입니다. 3D IC 팬들은 그와 같은 좋은 내부연락을 가능하게 하는 IC 패키징 방법을 찾고, 더욱 폼 팩터를 감소시키고, 대역폭 제한을 제거하고, 다이 스택에서 열 관리를 단순화하고 큰, 매우 병렬적 시스템을 그들로 통합시킵니다.
TSMC에 따르면, 소릭의 혜택 중 하나는 그것의 방열 효과입니다. 그러나, 이러한 소릭 기술의 하락세는 육체미 있는 디자인이 서로 관련하여 설계될 것이라는 것입니다. EMIB와 같은 아직 마이크로범프링 기술은 엄밀히 말하면 함께 일련의 칩을 연결시킬 수 있는 방법으로 일합니다. 젖소와 WOWO와 같이 소릭 기술과 함께, 디자인은 시작으로부터 고쳐집니다.
여전히, TSMC는 그것의 소릭 칩 퇴적 능력을 향상시키기를 열망합니다. 그것이 실리콘 칩이 어떠한 마이크로범프도 사용하지 않고 쌓일 수 있게 허락하기 때문에, TSMC의 기획에 따르면, 이것은 인터포저 또는 칩 적층화의 지난 실행을 넘어서는 그들의 미래지향적 통합을 위한 주요 기술이지만, 그러나 직접적으로 실리콘의 금속층이 제휴되고 실리콘 칩에 부착됩니다.
패키징의 또 다른 상대적으로 간단한 해결책은 원 패키지의 2개의 실리콘 칩을 연결시키는 것입니다. 일반적으로, 이것은 복수 연결로, 협력하여 2 실리콘 웨이퍼로 끝납니다. 가장 모든 상호 연결된 다이 하에 실리콘의 큰 조각을 위치시키고, 단순히 피시비 패키지를 통하여 추적을 놓는 것 보다 더 빠른 라우팅 메소드인 인터포저 방법이라는 것 가장 익숙합니다.
유사하게, 또 다른 접근은 또 다른 것에 특별한 다이를 연결하기 위해 단지 인터포저를 PCB에 임베딩하는 (이것이 인텔이 그것의 내장된 다중 다이 연결된 다리 또는 EMIB라고 부르는 것입니다) 것입니다.
세번째는 직접적 다이-대-다이 수직 스태킹이나, 2 실리콘 웨이퍼 사이의 마이크로범프의 사용 때문에, 이것이 위쪽에 언급된 소릭 실행과 다릅니다 - 소릭이 결합을 사용합니다. 이것이 각각 칩이 제조되는 후에 다른 칩 사이에 시나리오의 더 좋은 혼합과 정합을 고려하지만, 소릭이 제공하거나 전력이 이롭게 하는 밀도를 얻지 않는 것처럼, 사실상 그 해의 후반부에 TSMC의 제품에서 모든 실행은 마이크로범프를 기반으로 합니다.
그것이 그것이 포스트 세그먼트 진보적 캡슐화로 불리는 이유입니다. 이것은 어떻게 HBM 역량과 GPU가 구현된다는 것 입니다.
많은 HBM은 GPU를 가능하게 했고 한 GPU 다이, 여러 HBM 다이, 인터포저의 위에 위치된 모두를 가지고 있습니다. GPU와 하브엠에스는 다른 회사에 의해 만들어지 (그리고 다른 하브엠에스조차 사용될 수 있습니다)과 실리콘 중간 회로 기판이 다른 곳에서 만들어질 수 있습니다. 이 실리콘 중간 회로 기판은 수동적이 (어떤 논리, 단지 다이-대-다이 라우팅도 포함하 ) 또는 활동적일 수 있고, 이것이 인터포저가 전력을 소비하는 것을 의미할 지라도 바람직하게는 칩 사이에 더 좋은 네트워크 상호연결을 위해 설계될 수 있습니다.
TSMC의 GPU-동류 인터포저 전략은 과거에 카우스 (칩 ON 상태 웨이퍼 ON 상태 기판)로 불렸습니다. 3DFabric의 일부로, 카우스는 실행에 의해 나눠지는 3가지 변동을 지금 가지고 있습니다 :

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모두가 친한 표준이 카우스-S로 불리며, 그 곳에서 S는 실리콘 중간 회로 기판을 의미합니다. 카우스-S의 제한은 인터포저의 사이즈입니다, 종결이 보통 65nm 제조 공정을 기반으로 하거나 비슷합니다. 인터포저가 한덩어리로 되어 있는 실리콘 웨이퍼이기 때문에, 그들은 유사하게 제조되어야하고 우리가 칩렛 시대로 이동한 것처럼, 고객들이 더 크게 요구하고 있고 TSMC를 의미하는 더 큰 인터포저가 그들을 제조할 수 있어야 합니다 (그리고 높은 생산을 전달합니다).
전통적 칩은 레티클의 사이즈, 기계 안에 있는 근본적인 제한, 단일 예에 인쇄될 수 있는 하나의 층의 사이즈에 의해 제한됩니다. 레티클 규모 제품을 가능하게 하기 위해, TSMC는 더 크게 이러한 제품을 만들기 위해 다중 레티클 규모 인터포저 기술을 개발했습니다. TSMC의 자신의 로드맵을 기반으로, 제품마다 활성 로직 실리콘의 3000mm2 보다 더 인정하면서, 우리는 레티클보다 큰 약 4 번이라는 것 2023년에 카우스 실행을 기대합니다.
정보 법안은 칩이 기준 SOC 평면도를 넘어서 추가 연결을 추가하기 위해 사방으로 흩어질 수 있게 허락합니다. 이것은 칩 논리 지역이 작을 수 있는 동안, 칩이 모든 필요한 핀 아웃 연결을 수용하도록 논리 회로보다 크는 것을 의미합니다. TSMC는 수년 동안 정보를 제공했지만, 그러나 3DFabric의 지원과 함께, 그것은 패키지 내 연결성과 관련된 정보의 다른 유형을 지금 제공할 것입니다.
TMSC의 실장 기술은 또한 결합하여 똑같은 제품이 될 수 있습니다. 양쪽 프런트 엔드 (SoIC)와 후부를 구현함으로써 (InFO) 패키징, 새로운 상품 카테고리는 제조될 수 있습니다. 회사는 이와 같은 모형을 만들었습니다 :

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그것의 문면으로는, TSMC는 다가오는 수년 내에 고객들에게 더 옵션 패키징을 제공할 것입니다. 이 지역에서 그들의 주 경쟁 업체는 인텔처럼 보이며, 그것이 약간의 현재 생산품과 약간의 출시 예정 제품에서 그것의 EMIB와 포베로스 기술을 구현할 수 있었습니다. TSMC는 더 많은 프로젝트와 고객들과 함께 일함에 의해 이익을 얻을 것입니다.

 

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