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가속도는 구리 하이브리드 결합, 차세대 2.5D와 3D 패키지를 향한 길을 만들 수 있는 기술을 제조하고 있습니다.

주조공장, 장비 판매원, R&D 조직과 다른 사람은 진보적 패키지에서 구리 대 구리 내부연락을 사용하여 다이를 쌓아 올리고 계약하는 공정인 구리 하이브리드 결합을 개발하고 있습니다. 여전히 R&D에서, 패키징을 위한 하이브리드 결합은 더 많은 대역폭에 적층화와 결합의 기존의 방법 보다 더 낮은 전력을 제공합니다. 그러나 하이브리드 결합은 또한 더 구현하기가 어렵습니다. 더하시오 그러면 기존 기술은 하이브리드 결합을 위해 삽입점을 내밀면서, 기대되는 것 보다 더욱 연장될 수 있습니다.

구리 하이브리드 결합은 새롭지 않습니다. 2016년에 시작될 때, CMOS 이미지 센서 상인은 웨이퍼 투 웨이퍼 하이브리드 본딩 기술을 사용하여 출하품을 시작했습니다. 이것을 위해, 상인은 논리 웨이퍼를 처리합니다. 그리고 나서, 상인은 화소와 분리된 웨이퍼를 처리합니다. 2 웨이퍼는 미세-피치 구리 대 구리 내부연락을 사용하여 계약됩니다. CMOS 이미지 센서를 형성하면서, 개별적 칩은 웨이퍼에 분할됩니다.

하이브리드 결합은 진보된 패키징 기술을 위한 똑같은 방식으로 거의 일하지만, 그러나 그것이 더 복잡합니다. 상인은 당신이 쌓아 올리는 다이 대 웨이퍼 결합으로 불린 다른 변화에 일하고 있고 채권이 인터포저 또는 다른 다이에서 죽습니다. "우리가 다이 대 웨이퍼 하이브리드 결합을 개발하기 위해 가속도를 강한 산업을 보고 있다"고 KLA에 있는 고위 마케팅 책임자인 스티븐 히에버트가 말했습니다. 다이 대 웨이퍼 하이브리드 결합의 "주요 이익은 다른 크기 칩의 이질적인 일체화의 그것의 실행 가능성입니다."

이 버전은 진보된 패키징 기술을 다음 단계로 데려갑니다. 오늘의 진보된 패키징 기술의 일 실시예에서, 상인은 패키지에서 다중 다이 DRAM 스택을 통합하고, 현존하는 상호 연결 설계를 사용하여 다이를 연결시킬 수 있습니다. 하이브리드 결합으로, 더 대역폭을 가능하게 하면서, DRAM 다이는 미세-피치 구리 대 구리 내부연락을 사용하여 연결됩니다. 이 접근법은 또한 메모리 스태킹과 다른 조합 위의 진보적 논리를 위해 사용될 수 있습니다.

"그것이 많은 다른 응용 프로그램에 대한 잠재력을 가진다"고 최근 발표에서 엑스페리에 있는 저명한 엔지니어인 길안 Gao가 말했습니다. "예 애플리케이션은 외생 통합과 칩 분해인 3D DRAM을 포함합니다."

그것은 그러나 도전적 과정입니다. 다이 대 웨이퍼 하이브리드 결합은 원시적 다이, 첨단 설비와 완전한 집적화 구조를 요구합니다. 그러나 상인이 그것이 되게 만들 수 있다면, 기술은 진보적 칩 설계에 대한 매력적인 옵션일 수 있었습니다.

전통적으로, 디자인을 고급화하기 위해, 산업이 온칩-시스템 (SoC)를 개발하며, 그 곳에서 당신은 각각 이음매에 다양한 기능을 수축시키고, 단일체 다이 위에 그들을 쌉니다. 그러나 이 접근법은 각각 이음매에 더 복잡하고 비싸게 되고 있습니다. 일부는 계속해서 이 길을 따를 동안, 많은 이들은 대안을 찾고 있습니다. 크기 조정의 혜택을 얻기 위한 한 방법은 전통적 진보적 패키지에서 복소칩을 모은 것입니다. 하이브리드 결합을 사용하는 진보된 패키징 기술은 또 하나의 선택입니다.

글오발파운데리스, 인텔, 삼성, TSMC와 UMC는 패키징을 위한 구리 하이브리드 결합에 모든 작업입니다. 그래서 임에크와 레티이세요. 게다가 엑스페리는 하이브리드 결합에 대한 버전을 개발하고 있습니다. 엑스페리는 다른 사람에게 기술을 허가합니다.

 

많은 옵션 패키징
시장에서 수많은 IC 패키지 형태가 있습니다. 패키징 시장을 분할하기 위한 한 방법은 와이어 본드, 플립칩, 웨이퍼 레벨 패키징 (WLP)와 관통 규소 바이아스 (TSVs)를 포함하는 상호 연결식을 의한 것입니다. 내부연락은 패키지에서 또다른 하나에 한 다이를 연결하는데 사용됩니다. 츠프스는 플립칩과 와이어 본드인 WLP를 뒤이어 가장 높은 입출력 총수를 가지고 있습니다. 하이브리드 결합, 연결된 신참은 츠프스 보다 더 높은 밀도를 가지고 있습니다.

테크서치에 따르면, 오늘의 패키지 중 대략 75% 내지 80%는 와어어 본딩을 기반으로 합니다. 와이어 본더는 작은 와이어를 사용하여 또 다른 칩 또는 기판에 하나의 칩을 꿰맵니다. 와어어 본딩은 상품 패키지와 메모리 다이 적층을 위해 사용됩니다.

플립칩, 다량의 큰 솔더 범프 또는 작은 구리 범프와 기둥에서 다양한 처리 과정을 사용하여 칩의 위에 형성됩니다. 장치는 그리고 나서 플립되고 세퍼릿 다이 또는 이사회에 설치됩니다. 전기 접속을 형성하면서, 충돌은 구리 패드에 착륙합니다. 다이는 웨이퍼 결속기라고 불리는 시스템을 사용하여 계약됩니다.

한편 계속 웨이퍼는 동안 WLP는 다이를 패키징합니다. 팬-아웃은 한 WLP 타입입니다. "(웨이퍼 레벨 패키징이) 우리가 최신 장치를 위해 더 높은 입출력 밀도, 더 높은 대역폭과 더 높은 성능을 가능하게 하면서, 더 큰 지역에 실리콘 다이의 출력을 재분배하는 작은 2차원적 연결을 할 수 있게 한다"고 ECTC에 있는 발표에서 비코에 있는 연구자인 낭떠러지 맥콜드가 말했습니다.

한편, 츠프스는 최고급 2.5D/3D 패키지에서 사용됩니다. 2.5D에서, 다이는 츠프스를 통합시키는 인터포저에 쌓입니다. 인터포저는 더 I/Os와 대역폭을 제공하는 칩과 이사회 사이에 다리의 역할을 합니다.

2.5D와 3D 패키지에 대한 다른 버전이 있습니다. DRAM을 쌓아 올리는 고대역폭 메모리 (HBM)가 서로에서 죽습니다, 1이 3D 패키지 형태입니까. 논리 위의 적층 논리 또는 메모리 위의 논리가 나타나고 있습니다. 논리 적층화 위의 "논리는 여전히 넓게 퍼지지 않습니다. 기억 위의 논리는 파이프라인을 내려오고 있는 " 어떤 것이라고 인텔에 있는 과정과 제품 통합의 이사인 라무네 나기세트티가 말했습니다.

패키징에, 최신 전문 용어는 칩렛입니다. 칩렛은 그 자체로 패키징 유형이 아닙니다. 칩렛으로, 반도체 제조업자는 모듈 다이의 메뉴 또는 자료실에서, 칩렛을 가지고 있을 수 있습니다. 고객들은 믹스-앤-매치를 캔으로 만들고 칩렛과 패키지에서 다이-대-다이 상호 연결 설계를 사용하여 그들을 연결시킵니다.

칩렛은 현존하는 패키지 형태 또는 새로운 아키텍처에 거주할 수 있습니다. "그것이 건축 방법론이라고 " UMC에 있는 사업 전개의 부회장인 월터 Ng가 말했습니다. "그것은 필요한 태스크에 대하여 실리콘 융액을 최적화하고 있습니다. 성능 고려 사항을 가지고 있는 모든 사람듭니다, 든지 아니든지 그것의 속도, 열 또는 전력. 그것은 당신이 잡는 어떤 접근에 따라서, 또한 원가 요인을 가지고 있습니다."

오늘의 가장 진보적 2.5D와 3D 패키지를 위해, 상인은 현존하는 상호 연결 설계와 웨이퍼 결속기를 사용합니다. 이러한 패키지에서, 다이는 쌓이고 구리 마이크로범프와 기둥을 사용하여 연결됩니다. 땜납 재료를 기반으로, 충돌과 기둥은 다른 장치 사이에 작은, 빠른 전기 접속을 제공합니다.

가장 진보적 마이크로범프 / 기둥은 36μm 피치에 40μm과 작은 구조입니다. 피치는 주어진 공간을 언급합니다. 40μm 피치는 25μm 구리 필라를 15μm 간격과 사이즈에 포함시킵니다.

미세-피치 요구를 위해, 산업은 열 압축 결합 (TCB)를 사용합니다. TCB 결속기는 다이를 얻고, 또 다른 다이로부터 충돌을 그것들과 일직선이 되게 합니다. 그것은 충돌 사용 힘과 열기를 계약합니다.

그러나 TCB는 느린 진행입니다. 그밖에, 구리 범프 / 기둥은 그들의 신체적 제한에 접근하고 있습니다. 일부는 제한이 20μm 피치 주위에 있다고 믿습니다.

일부는 범프 피치를 확장하려 합니다. 임에크는 오늘의 TCB를 사용하여 10μm 범프 피치를 가능하게 하는 기술을 개발하고 있습니다. 7μm과 5μm은 R&D에 있습니다.

현재 40μm 범프 피치는 흐름의 변화를 보상하기 위해 충분한 땜납 재료를 가지고 있습니다. " 때 10μm 피치와 아래에 대한 크기 조정, 이것이 더 이상 그 사례가 아닙니다. 미세-피치 마이크로범프에서, 전기적 생산량과 좋은 공동 형성이 땜납의 " 변형의 TCB 도구와 양의 정확도, 정렬 불량과 경사에 강하게 의존한다고 최근 ECTC 회견에 있는 종이에서 임에크에 있는 수석 과학자인 자베르 데라트라흐산데하가 말했습니다.

마이크로범프를 확장하기 위해, 임에크는 금속 스페이서 프로세스를 개발했습니다. 전과 같이, 마이크로범프는 여전히 다이로 형성됩니다. 임에크의 처리에서, 더미 메탈 마이크로범프는 또한 다이로 형성됩니다. 더미 범프는 구조물을 들고있는 작은 보를 닮습니다.

가짜 금속 스페이서 마이크로범프는 TCB 도구의 틸트 오차를 완화하고 땜납 변형을 제어하기 위해 3D 다이 대 웨이퍼 적층화에 도입되어서, 결합의 전기 저항과 공동 형성 품질이 사로잡힌 다이의 " 다른 장소도 마찬가진다고 데라트라흐산데하는 말했습니다.

하이브리드 결합이 무엇입니까?
언젠가, 마이크로범프 / 기둥과 TCB는 힘이 빠질 수 있습니다. 그것은 구리 하이브리드 결합이 잘 맞는 곳입니다. 그것도 전에 그것은 마이크로범프 기술이 월스트리트를 때리는 후에 삽입될 것으로 예상됩니다.

마이크로범프는 곧 언젠가 떠나고 있지 않습니다. 양쪽 기술 마이크로범프 ND 하이브리드 결합은 시장의 위치를 차지할 것입니다. 이것은 애플리케이션에 의존합니다.

하이브리드 결합은 그러나 힘을 얻고 있습니다. TSMC, 가장 항의하는 지지자는 시스템 온 집적된 칩 (SoIC)라고 불리는 기술을 일하고 있습니다. 하이브리드 결합을 사용할 때, TSMC의 소릭 기술은 sub-10μm 본딩 피치를 가능하게 합니다. 소릭은 0.25X 범프 패드 피치오버 기존 설계를 가지고 있는 것으로 알려집니다. 고밀도 버전은 거의 최고 20,000X까지 대역폭 밀도와 20X 에너지 효율로 10X 칩 투 칩 통신 속도 이상을 가능하게 합니다.

2021년에 생산으로 예정되어 소릭은 칩 아키텍쳐와 같은 3D와 더불어, 미세-피치 HBM과 SRAM 메모리 입방체를 가능하게 할 수 있었습니다. 오늘의 하브엠에스와 비교하여, "soic-integrated DRAM 메모리 큐브가 더 높은 메모리 밀도, 대역폭과 전력 효율을 제공할 수 있다"고 최근 문서에서 M.F. 첸, TSMC에 있는 연구원이 말했습니다.

TSMC는 칩-웨이퍼 하이브리드 결합을 개발하고 있습니다. 웨이퍼 본딩 자체는 새롭지 않고, 몇 년 동안 MEMS와 다른 애플리케이션에서 사용되었습니다. 웨이퍼 본딩의 다른 유형이 있습니다. "마이크로 전자 공학적이고 마이크로 전기자동 시스템의 조작과 패키징이 2 기판 또는 웨이퍼의 결합에 의존한다"고 발표에서 샤오 리우, 양조자 사이언스에 있는 고위 연구 화학자가 말했습니다. 전자 기계적 시스템 (MEMS) 제조 공정 "으로, 디바이스 웨이퍼는 민감한 멤스 구조물을 보호하기 위해 또 다른 웨이퍼에 부착될 것입니다. 융해 접합과 양극 본딩과 같은 본딩 기술 또는 금속 공융 혼합물과 같은 간접적 본딩 기술을 지시하시오 그러면 열압착과 접착 결합은 마이크로 전자 산업을 서빙하기 위한 일반적으로 사용되는 방법입니다. 소편 땜 접착제를 2 기판 사이의 중재인으로 이용하는 것 여러 장점과 신축성 처리 공정을 고려합니다."

구리 하이브리드 결합은 처음으로 소니가 CMOS 이미지 센서를 위한 기술을 사용한 때인 2016년에 나타났습니다. 소니는 집트로닉스로부터의 기술, 지금 엑스페리의 부품을 허가했습니다.

이 적용을 위해, 엑스페리의 기술은 직접적인 결합 내부연락 (DBI)로 불립니다. DBI는 전통적 팹에 수행되고, 웨이퍼 투 웨이퍼 접착 공정을 포함합니다. 흐름에서, 웨이퍼는 처리되고 그리고 나서 금속 패드가 표면적으로 휴회를 명합니다. 표면은 평면화되고, 그리고 나서 활성화했습니다.

분리된 웨이퍼는 유사한 절차를 겪습니다. 웨이퍼는 두 단계 프로세스를 사용하여 계약됩니다. 그것은 메탈-메탈 연결을 뒤이어 유전성 회사채에 유전체입니다.

"전체적으로, 웨이퍼 투 웨이퍼가 장치 제작을 위한 선택의 방법이며, 그 곳에서 웨이퍼는 전체 프로세서 플로우 동안 착수 준비 팹 환경에 남아있다"고 EV 그룹에 있는 사업 전개의 이사인 토마스 우어먼킨이 말했습니다. 이 경우에, 하이브리드 결합에 대한 웨이퍼 제작은 인터페이스 디자인 규정, 청결, 활성화와 정렬과 함께 재료 중에서 선택에서 다중 시험을 가지고 있습니다. 산화물 표면 위의 어떠한 입자도 입자 크기보다 큰 무효 100 내지 1,000 번을 도입합니다."

여전히, 기술은 이미지 센서에 대해 입증됩니다. 지금, 기타 장치는 진행중입니다. "더 나은 장치가 뒤따를 예정입니다, 프로세서에 SRAM을 쌓아 올린 것과 같은 것이 죽는다"고 우어먼킨은 말했습니다.

패키징하기 위한 하이브리드 결합
신형 칩 패키징을 위해, 산업은 또한 다이 대 웨이퍼와 다이-대-다이 구리 하이브리드 결합에 일하고 있습니다. 이것은 웨이퍼 위의 다이 또는 인터포저 위의 다이 또는 다이 위의 다이를 쌓아 올리는 것을 포함합니다.

이것은 웨이퍼 투 웨이퍼 본딩 보다 더 힘듭니다. "채권에 대한 능력이 죽고 주요 난제가 되 뿐만 아니라, 다이 대 웨이퍼 하이브리드 결합을 위해, 핸들에 대한 시설이 입자 애더 없이 죽는다"고 우어먼킨은 말했습니다. 다이 레벨을 위한 인터페이스 디자인과 전-처리가 웨이퍼 레벨로부터 복사되고 / 또는 적응되 "는 동안, 다이 행력에서 발생하는 다중 시험이 있습니다. 일반적으로, 백 엔드 처리는 다이싱과 같이 취급을 죽고, 필름 한장면 위의 수송을 죽고 다이 레벨 위의 높은 본딩 수익률을 허락하면서, 착수 준비 깨끗한 수준에 적합하여야 합니다.

"웨이퍼 투 웨이퍼가 일하고 있다"고 우어먼킨은 말했습니다. 내가 엔지니어링 작업을 보고, 도구 개발이 (칩-웨이퍼를 위해) 가고 있는 곳 볼 때, 그것은 매우 복잡한 통합 태스크입니다. TSMC와 같은 사람들은 산업을 추진하고 있습니다. 그러므로, 우리는 그것을 볼 것입니다. 생산에, 더 안전한 항구 성명은 2022년 또는 2023년에 어딘가에 있을 것입니다. 잠재적으로, 더 일찍 그것은 약간 일 수 있습니다."

패키징을 위한 하이브리드 결합은 다른 방법으로 다릅니다. 전통적으로, IC 패키징은 OSAT 또는 포장 동에 수행됩니다. 구리 하이브리드 결합에, 절차는 OSAT이 아니라 웨이퍼 제조 장치에서 고청정실 이내에 수행됩니다.

μm-sized 결점을 상대하는 전통적 패키징과는 달리, 하이브리드 결합은 작은 nm 스케일 결점에 민감합니다. 굉장하 클래스 고청정실은 작은 결점이 과정을 방해하는 것을 예방하도록 요구됩니다.

결함 제어는 여기에서 비판적입니다. 진보되 " 것처럼 패키징 공정은 점점 복잡하고 효과적인 프로세스 관리에 대한 점점 더 작은, 필요로서 포함된 특징이 계속 성장합니다. 실패의 비용이 높이 이러한 과정 사용에게 비싼 노운 굳 다이를 준다"고 사이버옵틱스에 있는 R&D의 부회장인 팀 스컨스가 말했습니다. 성분 " 사이에, 수직인 전기 연결을 하기 위한 충돌이 있습니다. 지배적 범프 높이와 동일평면성은 적층형 성분요소 사이에 신뢰할 수 있는 연결을 보증하는 것에게 중요합니다."

사실상, 노운 굳 다이 (KGD)는 비판적입니다. KGD는 주어진 내역을 만족시키는 비패킷된 부분 또는 극소량의 다이입니다. KGD 없이, 패키지는 낮은 생산으로 고생할 수 있거나, 실패할 것입니다.

KGD는 집을 패키징해서 중요합니다. "우리는 극소량의 다이를 받고 기능성과 제품을 제공하기 위해 그들을 패키지에 넣었습니다. 사람들이 우리에게 높은 생산을 매우 제공하도록 요청하고 있다"고 최근 사건에 기술 과장과 ASE에 있는 기술적 마케팅인 리홍 Cao가 말했습니다. "그렇게 노운 굳 다이에 관하여, 우리는 그것을 완전히 좋은 기능성으로 테스트되게 하고 싶습니다. 우리는 그것이 100%이기를 원합니다."

그럼에도 불구하고, 다이 대 웨이퍼 하이브리드 결합 흐름은 웨이퍼 투 웨이퍼 절차와 유사합니다. 큰 차이는 칩이 분할되고 고속 플립칩 이음기를 사용하여 인터포저 또는 다른 다이에 쌓인다는 것 입니다.

 

전 과정이 팹에서 시작되며, 그 곳에서 칩은 다양한 장비를 사용하여 웨이퍼에서 처리됩니다. 팹의 저 부분은 프론트-엔드-오브-더-라인 (FEOL)로 불립니다. 하이브리드 결합에서, 2 또는 더 많은 웨이퍼는 흐름 동안 처리됩니다.

그리고 나서, 웨이퍼는 라인 (BEOL)의 후부라고 불리는 팹의 각각의 부분을 운반합니다. 다른 장비를 사용할 때, 웨이퍼는 BEOL에서 싱글 다마신 공정을 겪습니다.

싱글 다마신 공정은 발달한 기술입니다. 근본적으로, 산화성 물질은 웨이퍼에 놓아집니다. 작은 바이아스는 패턴화되고 산화성 물질에 새겨집니다. 바이아스는 구리가 성막 공정을 사용하면서 충전됩니다.

차례로 이것은 구리 인터커넥트를 형성하거나, 웨이퍼의 표면에 거닙니다. μm 규모로 측정되면서, 구리 패드는 상대적으로 큽니다. 이 과정은 다소 팹에서 오늘의 신형 칩 생산과 유사합니다. 신형 칩을 위해 그러나 큰 차이는 구리 인터커넥트가 나노단위인 것 측정된다는 것입니다.

그것은 절차의 시작 일 뿐입니다. 엑스페리의 새로운 다이 대 웨이퍼 구리 하이브리드 접착 공정이 시작되는 곳이 여기 있습니다. 다른 사람은 비슷하 또는 조금 다른 흐름을 사용합니다.

엑스페리의 다이 대 웨이퍼 과정에서 첫 번째 단계는 화학 기계적 연마 (CMP)를 사용하여 웨이퍼의 표면을 닦는 것입니다. CMP는 화학과 기계적인 힘들을 사용하는 표면을 닦는 시스템에 수행됩니다.

절차 동안, 구리 패드는 조금 웨이퍼의 표면에 휴회를 명합니다. 목표는 호수율을 가능하게 하면서, 얕고 획일적 휴회를 획득하는 것입니다.

CMP는 어려운 과정입니다. 만약 표면이 과다 연마되면, 구리 패드 휴회가 너무 크게 됩니다. 약간의 패드는 접착 공정 동안 가담하지 않을지도 모릅니다. 충분히 광내지 않은면, 구리 잔여물은 전기적 단락을 만들 수 있습니다.

솔루션이 있습니다. 엑스페리는 200 밀리미터와 300 밀리미터 CMP 역량을 개발했습니다. "CMP 기술이 장비 설계, 슬러리 선택 주위에 혁신으로 지난 10년이 의미 심장하게 향상되었고 처리중이 정확한 제어와 반복할 수 있고 로버스트 공정을 가능하게 하기 위해 모니터링한다"고 엑스페리에 있는 부통령 공학기술 회장인 로라 미르카리미가 말했습니다.

그리고 나서, 웨이퍼는 도량형학 단계를 겪으며, 그것이 표면 토포그래피를 측정하고 묘사합니다. (AFM)와 다른 도구가 익숙한 원자력 현미 기술은 표면을 묘사합니다. AFM은 구조물에서 측정을 가능하게 할 작은 탐침을 사용합니다. 게다가 웨이퍼 검사 장비는 또한 사용됩니다.

이것은 과정의 핵심 부분입니다. "하이브리드 결합을 위해, 다마스커스 패드 형성이 구리가 거니는다는 것을 보증하기 위해 서브 나노메터 정확성으로 측정되어야한 후 웨이퍼 표면의 프로필이 부담스러운 휴회 또는 돌출 요구조건을 만난다"고 KLA의 히에버트는 말했습니다. 구리 하이브리드 결합의 대부분의 프로세스 도전은 강건한 하이브리드 결합물 패드 콘택을 지원하기 위해 결원, 나노미터 레벨 표면 프로파일 관리를 방지하기 위해 표면 흠 관리를 포함하고 구리의 정렬을 제어하는 것 상부와 바텀 다이에 거닙니다. 하이브리드 결합물 피치가 웨이퍼 투 웨이퍼 흐름에서 2μm보다 적거나 다이 대 웨이퍼 흐름에서 10μm보다 적, 이러한 표면 흠, 표면 프로파일 작얻고 본드 패드 정렬 도전이 심지어 더욱 중요하게 된 것처럼."

그것은 충분하지 않을지도 모릅니다. 언젠가 이 흐름 동안, 일부는 탐침 단계를 고려할 수 있습니다. "구리 패드 또는 구리 범프에 직접적으로 탐사하는 것 전통적으로 불가능으로 인식되었다"고 폼팩터에 있는 선임부사장인 에이미 레옹이 말했습니다. 주 관심사는 어떻게 프로브팁과 충돌 사이의 안정적인 전기 접촉부를 하여야 하는지입니다."

이것을 위해, 폼팩터는 MEMS 기반 탐침 팁 설계, 더빙된 스케이트를 개발했습니다. 저접촉 힘에 결합되어 팁은 충돌과의 전기 접촉을 하기 위해 점잖게 산화 층을 돌파합니다.

더 많은 단계
도량형학 단계 후에, 웨이퍼는 세정과 어닐 공정을 겪습니다. 풀림 단계는 다이를 얹은 웨이퍼와 일괄 처리에서 행해집니다.

그리고 나서, 칩은 블레이드 또는 레이저 비밀 다이싱 시스템을 사용하여 웨이퍼에 분할됩니다. 차례로 이것은 패키징을 위해 개별 다이를 만듭니다. 다이 개별화 공정은 도전해 볼 만합니다. 그것은 입자와 불순물과 에지 결함을 발생시킬 수 있습니다.

"다이 대 웨이퍼 하이브리드 결합을 위해, 웨이퍼 다이싱과 다이 취급이 이물질 발생 동안 추가적 관계자들을 추가하며, 그것이 관리될 것이라고 " KLA의 히에버트는 말했습니다. "플라스마 다이싱은 그것의 많은 더 낮은 입자 오염 수준 때문에 다이 대 웨이퍼 하이브리드 결합 계획을 위한 조사중에 있습니다."

다음은 밀착 공정입니다. 작동에서, 플립칩 이음기는 다이싱 프레임으로부터 직접적으로 다이를 고를 것입니다. 그리고 나서, 시스템은 호스트 웨이퍼 또는 또 다른 다이 위에 다이를 위치시킬 것입니다. 2가지 구조는 바로 실온에 계약됩니다. 구리 하이브리드 결합에서, 칩 또는 웨이퍼는 메탈-메탈 연결을 뒤이어 유전성 회사채에 유전체를 사용하여 계약됩니다.

이 절차는 말하자면 결속기의 정렬 정확도인 약간의 도전을 제기합니다. 몇몇의 경우에, 정렬 정확도는 수 마이크론에 속하여 있습니다. 산업은 sub-μm 능력을 원합니다.

처리량과 더불어 다이의 정렬이 공학적 시도인 동안, 플립 칩 본더는 이미 엄청난 전진을 만들었습니다. 전 인구 위에서 " 똑같은 청정도 레벨과 취급 다이의 도전이 여전히 있다고 EV 집단의 우어먼킨은 말했습니다. "웨이퍼 투 웨이퍼 본딩은 100nm 오버레이 요구조건에 이동하고 진보적 이음매를 위해 그러므로 제한합니다. 다이 대 웨이퍼를 위해, 일반적으로 정확도와 더 높은 정확도가 낮은 인구 처리량에 의해 거래되는 처리량 사이의 의존성이 있습니다. 도구가 땜납과 열압착과 같은 후속정에 대해 최적화된 것처럼, 1 um 상술은 오랜 시간에 충분히 좋습니다. 접착하는 하이브리드 다이 대 웨이퍼는 정확도와 장비 청결에 의해 일어나는 장비 설계를 바꾸었습니다. 도구의 다가올 세대는 500nm 정확도 아래에 잘 상술을 가지고 있습니다."

산업은 결속기를 준비하고 있습니다. ECTC에, BE 반도체 (베시)은 3 σ에 있는 200nm의 마지막 상술 목표, 300 밀리미터 웨이퍼 기판을 위한 2,000 UPH와 ISO 3 청정실 환경으로, 새로운 하이브리드 칩-웨이퍼 결속기 원형에 의한 첫번째 결과를 제시했습니다.

"기계가 두배 처리량을 위해 기판과 부품 웨이퍼에 동시에 일하여 (작업 영역 아래에) 부품 웨이퍼 테이블과 기판 웨이퍼 테이블과 두가지 반사된 피크-앤-플레이스 시스템을 포함한다고 (팔과 카메라와 본드 헤드들을 이동하는 것을 포함하여) " 종이에서 베시에 있는 R&D의 자금 매니저인 비르기트 브랜스태트터가 말했습니다.

기계가 입력 단계를 가지고 있으며, 그 곳에서 기판 (호스트들)과 성분 웨이퍼를 위한 잡지는 삽입됩니다. 이것들은 기계의 작업 영역으로 돌아갑니다. 호스트 웨이퍼는 "기판 테이블에 운반됩니다.성분 웨이퍼는 "기판 테이블 아래에 위치한 "웨이퍼 테이블에 " 운반됩니다.성분 웨이퍼로부터의 "다이는 골라지고 기판 웨이퍼에 위치합니다.

피크-앤-플레이스 사이클은 웨이퍼 카메라와 성분 웨이퍼에 성분 인식으로 시작합니다. 개별적 칩이 선택되고, 방출기 바늘로 분출되고, (또한 왼쪽이나 오른쪽으로) 팔로 선택되고, 플립되고 (대응측의) 선택 배치 툴로 옮겨진다"고 브랜스태트터는 말했습니다. "다음에, 본드 헤드는 피크-앤-플레이스 툴에 다이의 정확한 위치를 결정하는 업-룩링 (요소) 카메라 위에서 다이를 이동합니다. 앞으로, 본드 헤드는 기판 위치에 이동하고 기판 (하향) 카메라가 기판에서 정확한 본딩 포지션을 탐지합니다. 서브-마이크로미터 정렬은 압력 작용 드라이브로 실행되고 정확도 운동 동안 동일 장소 정렬이 더욱 다이 위치를 최적화하는데 사용됩니다. 마침내, 본드 헤드는 선별적 본드 힘과 채권 지연과 본딩 포지션 위에 다이를 위치시킵니다. 좌측에 대하여 병렬로 실행되고, 기판이 완전히 거주시킬 때까지 사이클은 반복됩니다."

회사에 따르면, 기계는 자동적으로 생산 흐름을 위해 필요에 따라 기판과 부품 웨이퍼를 바꿉니다. 회사에 따르면, 빠르고 강건하고 대단히 정확한 정렬을 위해 고정밀도, 새로운 정렬과 광학 하드웨어를 달성하는 것 착수됩니다.

여전히, 경쟁은 위에 있지 않습니다. 정렬 오류는 떠오를 수 있습니다. 결점은 나타날 수 있습니다. 모든 장치와 일괄에서와 같은, 하이브리드 사로잡힌 2.5D와 3D 일괄은 아마 더 많은 시험과 검사 단계를 치를 것입니다. 그럼에도, 한 불량 다이는 패키지를 죽일 수 있습니다.

결론
분명히, 하이브리드 결합은 구현 기술입니다. 그것은 제품의 새로운 클래스를 낳을 수 있습니다.

그러나 고객들은 옵션을 저울질하고 세부 사항 속으로 깊이 파낼 필요가 있을 것입니다. 들리는 것처럼 그렇게 쉽지는 않습니다.(마크 라페드스로부터)