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November 13, 2020

다음 진보적 패키지 (IC 조립)

HOREXS는 거의 PCB (폴리염화비페닐)의 중국에서 PCB (폴리염화비페닐) 만푸아트우러가 IC 패키지 / 테스트, IC 조립을 위해 사용하고 있는 유명한 IC 기판 중 하나입니다.

새롭고 혁신적 시스템 수준 칩 설계를 향한 길을 만들면서, 포장 동은 그들의 차세대 진보적 IC 패키지를 준비하고 있습니다.

이러한 패키지는 2.5D/3D 기술, 칩렛, 팬-아웃과 균일한 웨이퍼 스케일 패키징에 대한 새로운 버전을 포함합니다. 주어진 패키지 형태는 여러 변화를 포함할 수 있습니다. 예를 들면, 상인은 새로운 팬-아웃 패키지 사용하는 웨이퍼와 패널을 개발하고 있습니다. 하나는 팬-아웃을 실리콘 브리지와 결합하고 있습니다.

또한 그것은 전문 용어의 과잉과 혼란스러운 전망이고 많은 옵션입니다. 그럼에도 불구하고, 약간의 신기술이 끌어올리고 있는 반면에, 다른 사람은 연구소에서 여전히 있습니다. 일부는 결코 기술적이고 비용 사유로 인해 실험실에서 그것을 만들지 않을 것입니다.

진보된 패키징 기술은 새롭지 않습니다. 수 년 동안, 산업은 패키지에서 복잡한 다이를 모았습니다. 오직 하나 예에서, 상인은 체계에서 메모리 대역을 상승시키는 진보적 패키지에서 ASIC과 DRAM 스택을 통합할 것입니다. 일반적으로, 여러가지 진보적 패키지는 비용으로 인해 주로 고가, 틈새 시장 향한 신청서를 위해 사용됩니다.

최근에, 산업은 칩 설계를 위해 더 주류인 선택으로서 진보된 패키징 기술을 봤습니다. 전통적으로, 디자인을 고급화하기 위해, 산업은 ASIC 또는 온칩-시스템 (SoC)를 개발합니다. 이것을 위해, 당신은 각각 이음매에 다양한 기능을 수축시키고, 단일체 다이 위에 그들을 쌉니다. 그러나 이 접근법은 각각 이음매에 더 복잡하고 비싸게 되고 있습니다. 일부는 계속해서 이 길을 따를 동안, 많은 이들은 진보된 패키징 기술과 같이 대안을 찾고 있습니다.

다른 것은 상인이 새롭고 더 많은 유능한 일괄을 개발하고 있다는 것입니다. 몇몇의 경우에, 이러한 진보적 패키지는 심지어 낮은 비용과 전통적 SoC를 흉내냅니다. 일부는 이것들을 "사실상 SOC으로 부릅니다."

"수년 동안, 증가 기능성과 성능을 위한 산업의 제1 경로가 SoC 통합을 기반으로 한 이음매 크기 조정이었다"고 판매의 수석 관리자와 ASE에 있는 사업 전개인 에엘코 버그만이 말했습니다. 그것이 수익률과 비용 사유 또는 기능적 최적화 이유 또는 IP 재-이용 이유를 위한 것이든지 아니든지, "지금 산업이 16nm/14nm의 너머로 이동하면서 우리는 다이 분해에서 더 많은 관심을 보기 시작하고 있습니다. IC 분할은 이질적인 일체화에 대한 필요에 연료를 공급합니다. 그러나, SoC 수준에 일어나는 이 통합보다 오히려, 그것은 실리콘의 다른 조각들에서 사실상 SOC을 만들기 위해 기술과 능력을 패키징함으로써 지금 운전되고 있습니다."

한편, 최근 IEEE 전자 부품과 기술 학회 (ECTC)에, 집을 패키징한 다른 이벤트와 더불어 진보된 패키징 기술에 다음인의 맛보기를 제공하면서, R&D 단체와 대학은 각양각색의 논문을 소개했습니다. 그들은 다음을 포함합니다 :

SPIL, ASE의 부분은 실리콘 브리지를 사용하는 팬-아웃 기술을 설명했습니다. 팬-아웃은 패키지에서 다이를 통합하는데 사용되고 다리가 한 다이부터 또 다른 것까지 연결을 제공합니다.

TSMC는 그것의 3D 통합 기술에 대하여 더 많은 세부사항을 기술했습니다. 버전은 메모리 내장 컴퓨팅 응용 프로그램을 위한 층을 이루는 3D 구조에서 메모리와 논리를 섞어 짭니다.

글오발파운데리스는 새로운 접합 기술을 이용하여 3D 패키징에 대한 논문을 소개했습니다. 다른 주조공장은 또한 그것에서 일하고 있습니다.

MIT과 TSMC는 웨이퍼 스케일 패키징에 대한 논문을 소개했습니다.

일반적으로, 이것들은 더 전통적 패키지 형태입니다. 이러한 실행 소위 칩렛의 다수. 칩렛은 그 자체로 패키징 유형이 아닙니다. 그 대신에, 그들은 다중 타일 구조의 일부입니다. 칩렛으로, 반도체 제조업자는 모듈 다이의 메뉴 또는 자료실에서, 칩렛을 가지고 있을 수 있습니다. 고객들은 믹스-앤-매치를 캔으로 만들고 칩렛과 다이-대-다이 상호 연결 설계를 사용하여 그들을 연결시킵니다. 칩렛은 현존하는 패키지 형태 또는 새로운 아키텍처에 거주할 수 있습니다.

하는 것 펼쳐집니다

IC 패키징은 반도체 공정의 주요 부분입니다. 근본적으로, 반도체 제조업자가 팹에서 웨이퍼를 처리한 후, 웨이퍼 위의 다이는 분할되고 패키지에 통합됩니다. 그것이 손상되는 것을 예방하면서, 패키지는 칩을 요약합니다. 그것은 또한 장치부터 이사회까지 전기 접속을 제공합니다.

마케팅에서 패키지 형태의 과잉이 있고 각각이 특정 기능을 위해 준비가 되어 있습니다. 패키징 시장을 분할하기 위한 한 방법은 와이어 본드, 플립칩, 웨이퍼 레벨 패키징 (WLP)와 관통 규소 바이아스 (TSVs)를 포함하는 상호 연결식을 의한 것입니다. 내부연락은 또다른 하나에 한 다이를 연결하는데 사용됩니다. 츠프스는 플립칩과 와이어 본드인 WLP를 뒤이어 가장 높은 입출력 총수를 가지고 있습니다.

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그림 1 : 패키지 기술 대 적용. 출처를 밝히세요 : ASE

테크서치에 따르면, 오늘의 패키지 중 대략 75% 내지 80%는 더 오래된 기술인 와어어 본딩을 기반으로 합니다. 1950년대에 개발되어 와이어 본더는 작은 와이어를 사용하여 또 다른 칩 또는 기판에 하나의 칩을 꿰맵니다. 와어어 본딩은 저비용 유산 패키지, 평균적 패키지와 메모리 다이 적층을 위해 사용됩니다.

플립칩은 수많은 패키지 형태를 위해 사용된 또 다른 인기있는 내부연락입니다. 플립칩에서, 다량의 작은 구리 범프는 다양한 설비를 사용하여 칩의 위에 형성됩니다. 장치는 플립되고 세퍼릿 다이 또는 이사회에 설치됩니다. 전기 접속을 형성하면서, 충돌은 구리 패드에 착륙합니다.

한편 WLP는 와퍼-라이크 포맷에 있는 동안 다이를 패키징합니다. WLP 패키지의 2가지 주요 유형은 칩-스케일 패키지 (CSP)고 팬-아웃입니다. CSP는 때때로 팬-인으로 알려집니다.

팬-인과 팬-아웃 패키지는 소비자, 산업적이고 모바일 애플리케이션에서 사용됩니다. 팬-아웃은 진보적 패키지로 간주됩니다. 팬-아웃의 일 실시예에서, DRAM 다이는 법안의 논리회로 칩의 위에 쌓입니다.

"진보된 패키징 기술이 우리가 패키지를 수축시킬 수 있게 하는 기술의 광범위한 제품군이라고 " ECTC에 있는 발표에서 비코에 있는 연구자인 낭떠러지 맥콜드가 말했습니다. "(웨이퍼 레벨 패키징은) 우리가 최신 장치를 위해 더 높은 입출력 밀도, 더 높은 대역폭과 더 높은 성능을 가능하게 하면서, 더 큰 지역에 실리콘 다이의 출력을 재분배하는 작은 2차원적 연결을 할 수 있게 합니다. 웨이퍼 레벨 패키징의 단점은 그것이 와어어 본딩 보다 더 비싸다는 것입니다. 그러나 중요하게, 그것은 스마트폰과 같은 현대 모바일 장치를 위해 비판적인 더 작은 패키지와 더 작은 기기를 가능하게 합니다."

일반적으로, 팬-아웃 흐름에서, 웨이퍼는 팹에서 처리됩니다. 웨이퍼 위의 칩은 분할되고 와퍼-라이크 구조에 위치하며, 그것이 봉합 수지로 채워집니다. 재구성한 웨이퍼라고 합니다.

그리고 나서, 리소그래피와 타장비를 사용할 때, 재배선 층 (RDLs)는 합성물 이내에 형성됩니다. 르왕스는 전기적으로 또 다른 것에 패키지의 1 파트를 연결하는 구리 금속 연결 라인 또는 추적입니다. 르왕스는 금속 트레이스의 폭과 피치를 참조하는 라인/스페이스에 의해 측정됩니다.

팬-아웃과 여러 난제가 있습니다. 흐름 동안, 와퍼-라이크 구조는 뒤틀림의 가능성이 높습니다. 그리고 나서, 다이가 합성물 내장될 때, 그들은 이동하는 경향이 있습니다, 불필요한 효과를 일으키는 것 받침형 쏠림을 불렀습니다. 이것은 생산량과 충돌합니다.

혁신 위에, 앳 ECTC는 받침형 쏠림을 완화할 수 있는 기술에 대한 논문을 소개했습니다. 온토는 리소그라피 스텝퍼의 레티클 흡입판 위치를 조정함으로써 사이트별 확대와 세타 보정 방법을 묘사했습니다. 잠재적으로, 기술은 배율 오차 최고 +/- 400ppm까지와 세타 에러 최고 +/- 1.65mrad를 수정할 수 있었습니다.

다른 문제가 있습니다. 피너 RDL 라인/스페이스는 레이어에서 상호 접속 또는 바이아스를 위해 CD를 감소시킵니다. 그래서 흐름에서, 리소그래피 도구는 약간의 CD 도전을 제공하는 더 작은 바이아스를 패턴화하여야 합니다.

이러한 문제를 논의하기 위해, 비코와 임에크는 바이아스의 CD를 완화시키고 기다랗 바이아스를 만드는 것에 대하여 ECTC에 논문을 소개했습니다. "이 설계 변경이 의미 심장하게 웨이퍼 공간상에 있는 세기 분포를 향상시킵니다를 위해 그를 통해, 어느 것이 효과적 프로세스 윈도우를 증가시킨다"고 비코의 맥콜드는 말했습니다.

이것을 위해, 연구원들은 렌즈가 0.16 내지 0.22개구수 (NAs)를 지원하면서 비코의 스테퍼를 이용했습니다. 시스템은 아이 라인, gh 라인 또는 버터 기름 라인 사고 방식을 지원합니다. 이 연구를 위해, 연구원들은 아이 라인 (365nm)와 0.22 NA를 사용했습니다.

더 펼쳐지세요

그럼에도 불구하고, 팬-아웃은 힘을 얻고 있습니다. 앰코, ASE, JCET, 넵스와 TSMC는 팬-아웃 패키지를 팝니다. 팬-아웃에 대한 다른 버전이 있습니다. 그러나 전례에서, 팬-아웃은 2.5D/3D 기술에서 사용된 인터포저에 대한 필요성을 제거합니다. 결과적으로 팬-아웃은 아마도 덜 비쌉니다.

팬-아웃은 두 캠프 표준 밀도와 고밀도로 나누어집니다. 휴대폰과 다른 제품을 목표로 하여 표준 밀도 팬-아웃은 500 I/Os 이하 통합시킵니다. 고밀도 팬-아웃은 500 I/Os 이상을 가지고 있습니다.

원래 팬-아웃 기술은 내장된 웨이퍼 레벨 볼-그리드 어레이 (eWLB)로 불립니다. ASE, JCET과 다른 사람은 이 시장이 다소 정적일 지라도 표준 밀도 에블라비 패키지를 팝니다.

ECTC에 있는 종이에서, JCET과 미디어테크는 FOMIP (팬-아웃 미디어테크 혁신 패키지)이라고 불리는 기술에 대한 세부를 나타남으로써 새로운 인생을 에블라비로 불어넣고 있습니다. 근본적으로, FOMIP은 기판에 파이너 피치 에블라비 패키지로 보입니다. 첫번째 FOMIP은 작업이 차세대 버전을 개발하기 위해 진행 중일 지라도 2018년에 나타났습니다.

기술은 전통적 팬-아웃 흐름을 따르며, 그것이 칩 첫번째 과정으로서 언급됩니다. 또한 플립-칩 공정을 사용할 때, FOMIP은 5μm 라인과 5μm 공간으로 60μm 다이 패드 피치와 1 RDL 레이어로 구성됩니다.

"FOMIP 기술이 더욱 2μm/2μm LW / LS 디자인과 40μm 다이 패드 피치와 같은 진보적 실리콘 이음매와 많은 더 좋은 다이 패드 설계에 적용될 수 있다고 여겨진다"고 ECTC에 있는 발표에서 밍-체 시이, JCET에 있는 응용 엔지니어가 말했습니다. 다른 사람은 작업에 기여했습니다.

한편, 상인은 계속 새로운 고밀도 팬-아웃 패키지를 개발합니다. ECTC에 예를 들어 ASE는 그것의 하이브리드 팬-아웃 패키지에 대한 칩 지난 버전에 관한 더 많은 세부사항을 묘사했습니다. 기판 (FoCoS)에 팬 아웃 칩으로 불린 이 패키지가 입출력 총수와 8 복잡한 다이를 수용할 수 있습니다의 <4>

ASE는 전통적 칩 첫번째 절차로 포코스를 제공합니다. 칩 지난 흐름에서, 르왕스는 다른 처리 과정을 뒤이어 먼저 개발됩니다. 둘다 첫번째인 칩과 칩은 마지막으로 생존 가능하고 다양한 응용을 위해 사용합니다. "팬-아웃 칩은 마지막으로 생산량을 늘리고, 미세-라인 르왕스의 제작을 허락합니다 ; 그러므로, 그것은 고성능 응용을 위해 더 입출력을 이용할 수 있습니다 ", 논문에서, ASE에 기술 연구소에서 일하는 폴 얀이 말했다. 다른 사람은 작업에 기여했습니다.

ASE는 또한 칩 지난 팬-아웃에 대한 제조상의 문제점의 일부와 그들에게 연설하는 방법을 묘사했습니다. 말해진 것처럼, 웨이퍼 워피지는 문제가 되고 영향이 양보합니다. 몇몇의 경우에, 유리 캐리어의 두께와 열 팽창율 (CTE)는 뒤틀림을 야기시키는 문제 중에 있습니다.

웨이퍼 워피지를 간파하기 위해, ASE는 3차원적 유한 요소 분석과 도량형학 기술을 사용했습니다. ASE는 디지털 이미지 상관 (DIC)를 사용했습니다, 다중 카메라를 사용하는 비접촉 계측 기법. DIC은 표면에 치환과 긴장을 평가하고, 좌표를 그립니다. 시뮬레이션과 DIC을 이용할 때, ASE는 뒤틀림을 향상시키기 위해 유리 캐리어 두께와 CTE의 최적 범위를 발견할 수 있습니다.

한편, ECTC에, SPIL, ASE의 부분은 칩렛을 위한 팬-아웃 내장된 다리 (FOEB) 기술에 대한 논문을 소개했습니다. 멀티 칩 패키지를 위해 사용되어 FOEB는 2.5D 보다 덜 비쌉니다. "FOEB는 GPU와 하브엠에스와 같은 외생 다이 또는 호모지니우스 통합 장치를 " 통합할 수 있는 통합된 칩렛 패키지이라고 C가 말했습니다. ECTC에 있는 발표에서, SPIL으로부터의 연구원인 키 정.

다리는 패키지에서 또 다른 것에 한 다이를 연결하는 실리콘의 작은 소편입니다. 여기의 가장 주목할 사례는 인텔이며, 그것이 내장된 다중 다이 연결된 다리 (EMIB)라고 불리는 실리콘 브리지 기술을 발달했습니다.

다이-대-다이 연결인 EMIB와는 달리, SPIL의 다리는 다이를 연결시키기 위해 RDL 레이어 내장됩니다. 여하튼, 다리는 인터포저를 사용하여 2.5D 패키지에 대한 대안으로서 배치됩니다.

SPIL은 FEOB의 테스트용 비히클을 개발했습니다. 차량은 ASIC 다이를 통합하고 4개 고대역 메모리 (HBM)가 죽습니다. ASIC은 양측에 2 하브엠에스와 패키지의 가운데에 있습니다.

4개 다리는 RDL 레이어 내장됩니다. 전부 합하여, 세 RDL 레이어가 있습니다. 2가 전력과 지상을 위해 10μm/10μm인 반면에, 하나는 신호층을 위해 2μm/2μm입니다. "이 칩렛 패키지는 다이 사이에 가까이 한덩어리로 되어 있는 짧은 거리 연결을 가능하게 합니다. FOEB가 상호 접속을 위한 " 매우 좋은 노선 / 공간을 가지고 있는 다수 RDL 레이어와 실리콘 브리지를 가지고 있을 수 있다고 정은 말했습니다.

팬-아웃은 타 방향으로 이동하고 있습니다. ECTC에 있는 논문에서, 앰코는 칩-웨이퍼 결합과 새로운 RDL-첫번째 팬-아웃 절차를 설명했습니다. 그리고 나서, 별지에서, A*STAR는 5G를 위한 패키지에서 팬-아웃 안테나를 묘사했습니다.

2.5D에서부터 3D까지 이동하기

최고급인 것에, 산업은 전통적으로 2.5D를 사용합니다. 2.5D에서, 다이는 츠프스를 통합시키는 인터포저의 위에 쌓입니다. 인터포저는 더 I/Os와 대역폭을 제공하는 칩과 이사회 사이에 다리의 역할을 합니다.

일 실시예에서, 상인은 FPGA 또는 ASIC을 HBM과 섞을 수 있습니다. HBM에서, DRAM 다이는 서로의 위에 쌓입니다. 예를 들면, 삼성의 최근 HBM2E 기술은 DRAM이 서로에 관해 죽는 8 10nm 수업 16 기가비트를 쌓아 올립니다. 3.2Gbps의 데이터 전송 속도를 가능하게 하면서, 다이는 40,000 츠프스를 사용하여 연결됩니다.

시스템에서 더 많은 대역폭을 가능하게 하면서, 2.5D는 기억에 논리를 더 가까이 가져옵니다. "전통적으로, (인터포저를 위한) 이익이 고성능 그래픽에 있었다"고 UMC에 있는 사업 전개의 부회장인 월터 Ng가 말했습니다. "지금, 우리는 성능 엔터프라이즈 솔루션에서 더 많은 관심을 보고 있습니다. 우리는 또한 비전통적 분야에서 관심을 보고 있습니다."

그러나 2.5D는 AI, 네트워킹과 서버와 같은 고성능 응용에 비싸고 분류됩니다. 그래서 산업은 2.5D를 넘어서 솔루션을 찾고 있습니다. 고밀도 팬-아웃은 한 선택입니다. 이것은 그것이 격차를 좁히고 있을 지라도 2.5D 보다 더 적은 I/Os를 가지고 있습니다.

3D-ICs는 또 다른 선택을 제공합니다. 3D IC은 활동적 인터포저와 / 또는 츠프스를 사용하여 다중 다이 구조를 포함합니다. 아이디어는 3D 패키지에서 메모리 위의 논리 또는 논리 위의 논리를 쌓아 올리는 것입니다. 글오발파운데리스, 인텔, 삼성, TSMC와 UMC는 3D 기술력의 물가를 개발하고 있습니다.

3D 구조는 칩렛과 통합될 수 있습니다. 이것은 있습니달 당신 일괄의 다른 프로세스 노드와 믹스-앤-매치 다이 또는 칩렛. "우리가 칩렛 접근의 초기 단계에 단지 있다"고 과정의 감독과 인텔에 있는 제품 통합인 라무네 나기세트티가 말했습니다. "다가오는 수년 내에, 우리는 그것이 2.5D와 3D개 종류의 실행에서 확대되는 것을 볼 것입니다. 우리는 그것이 논리와 메모리 스태킹과 논리와 논리 적층화로 확장하는 것을 볼 것입니다."

오늘, 산업은 현존하는 상호 연결 설계를 사용하여 2.5D/3D 패키지를 개발하거나 수송하고 있습니다. 다이는 구리 마이크로범프와 기둥이라고 불리는 인터커넥트 테크날러지를 쌓이고 사용하여 연결됩니다. 충돌과 기둥은 다른 장치 사이에 작은, 빠른 전기 접속을 제공합니다.

가장 진보적 마이크로범프 / 기둥은 40μm 피치와 작은 구조입니다. 종래의 장비를 사용할 때, 산업은 20μm에서 아마 범프 피치를 평가할 수 있습니다. 그리고 나서, 산업은 신기술을 필요로 하고 말하자면 하이브리드 결합을 구리도금합니다.

구리 하이브리드 결합에서, 칩 또는 웨이퍼는 메탈-메탈 연결을 뒤이어 유전성 회사채에 유전체를 사용하여 계약됩니다. 이것은 도전적 과정입니다. 결점은 가장 큰 쟁점 중에 있습니다.

한편 TSMC는 시스템 온 집적된 칩 (SoIC)라고 불리는 기술을 일하고 있습니다. 하이브리드 결합을 사용할 때, TSMC의 소릭 기술은 건축과 같이 3D를 가능하게 합니다. "뿐만 아니라 소릭 집적된 칩이 (SoC처럼) 보이지만, 그러나 그것이 전기적이고 기계적 완전성의 관점에서 모든 관점에서 SoC처럼 작용한다"고 TSMC로부터의 연구원인 C. H. 유동 나무가 말했습니다.

ECTC에, TSMC는 소릭에 대한 초고속 비중 버전에 대한 논문을 소개했습니다. TSMC가 이머션-인-메모리 컴퓨팅 (ImMC)를 부르는 것 만들면서, 이 버전은 3D 다계층 칩 적층화를 가능하게 합니다. 이크의 일 실시예에서, 장치는 쓰리 티어들을 가지고 있을 수 있었습니다. 각각 층은 논리를 가지고 있고 메모리가 죽습니다. 층들은 하이브리드 결합을 사용하여 연결됩니다.

한편, 미세-피치 3D 구조를 가능하게 하면서, 글오발파운데리스는 또한 하이브리드 웨이퍼 본딩에 일하고 있습니다. 그것은 5.xn으로 쌓이는 페이스-투-페이스 다이를 증명했습니다--76m 이리크 피치. "미래 스택이 2μm과 다른 말단 표면 디자인보다 적은 것에서 파이너 피치를 관찰할 것이라고 " 글오발파운데리스에 있는 주요한 패키징 엔지니어인 대니얼 피셔가 말했습니다.

전혀 모든 활동은 하이브리드 결합에 있지는 않습니다. ECTC에, 양조자 사이언스는 저수분 흡수와 하이 써말 스테빌리티와 영구적 접속 재료를 묘사했습니다. 재료는 진보적 웨이퍼 본딩 적용을 위해 사용됩니다.

"본서에서, 새로운 영구적 점착성 결합 재료가 MEMS, 3D 집적 회로와 웨이퍼 레벨 패키징 적용에 대해 도입된다"고 발표에서 샤오 리우, 양조자 사이언스에 있는 고위 연구 화학자가 말했습니다.

브루어의 본딩 흐름에, 재료는 웨이퍼에 스핀 피막됩니다. 웨이퍼는 구워집니다. 분리된 캐리어 웨이퍼는 웨이퍼에 위치하고, 저온에 병을 고쳤습니다. 2 웨이퍼는 그리고 나서 계약됩니다.

더 많은 패키징

한편, AI 창업 대뇌는 그것이 박편 규모 집적화를 사용하는 기술을 도입했을 때 최근에 대대적으로 보도되었습니다. 그것은 1조 2000억 트랜지스터 이상을 가지고 웨이퍼 레벨 장치입니다.

ECTC에, TSMC는 그것의 팬-아웃 기술을 기반으로 웨이퍼 스케일 시스템 통합 패키지를 증명했고 정보를 불렀습니다. 기술은 info_sow (시스템-온-와퍼)로 불립니다. "info_sow가 캐리어 자체의 역할을 함으로써 기판과 PCB의 사용을 배제한다"고 TSMC로부터의 논문에서 주요 필자인 슈-로왕 쿤이 말했습니다.

한편 MIT은 200 밀리미터 웨이퍼 스케일 초전도용 다중-칩 모듈 (S-MCM)를 묘사했습니다. 이것은 차세대 극저온 처리 시스템을 위한 다수 활동적 초전도 칩을 상호 연결시캐서 사용됩니다.

결론

전혀 모든 솔루션은 웨이퍼 스케일 패키징을 요구하지는 않을 것입니다. 그러나 분명히, 고객들은 진보된 패키징 기술을 면밀하게 조사하기 시작하고 있습니다.

더 많은 그 어느 때보다 패키징에서 혁신이 있습니다. 도전은 옳은 패키지를 최고 기준 소매 가격에서 발견하는 것입니다.IC 기판 생산의 최고의 이점 중 하나는 가격입니다, IC 기판 PCB 보드를 위한 환영받는 접촉 호렉스스가 제조합니다.(기사는 인터넷에서 왔습니다)

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