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새로운 통합과 양식 계획은 3D 메모리에 사용했고 논리 소자가 제작과 생산량 도전을 만들었습니다. 산업적 초점은 2D 구조의 예측할 수 있는 단위 프로세스의 크기 조정에서 더 도전해 볼 만한 복잡한 3D 구조의 완전 통합으로 바뀌었습니다. 전통적 2D 설계 DRC, 오프라인 웨이퍼 도량형과 오프라인으로 전기적 측정은 이러한 새로운 3D 구조의 복잡성 때문에, 성능과 생산량 골을 달성하기에 더 이상 충분하지 않습니다. 시행착오 실리콘 공학은 또한 웨이퍼 기반 테스트의 시간과 비용 때문에, 엄청나게 비싸게 되고 있습니다.

사실상 제작은 이 문제에 대한 포텐셜 솔루션입니다. 사실상 제작 소프트웨어는 통합된 프로세서 플로우를 디지털 환경에서 모델화함으로써, 실제 반도체 소자의 디지털 등가물을 만들 수 있습니다. 소프트웨어는 프로세스 가변성 시험, 집적화 구조 개발, 결함 분석, 전기적 분석과 균일한 프로세스 윈도우 최적화를 지원합니다. 가장 중요하게는, 그것은 그렇지 않았다면 팹에서 건축과 실험 주기를 요구하는 절차의 하류로 흐르는 분지가 변한다고 예상할 수 있습니다.

DRAM 시연

우리는 사실상 제작이 어떻게 효율적으로 복잡한 반도체 제조와 생산량 문제를 해결할 수 있는지 증명하기 위해 SEMulator3D, 사실상 제작 소프트웨어 플랫폼을 사용할 것입니다. 우리는 (재료 선택성 또는 플럭스 분포와 같이) 장치 전기적 실행에 대한 부식 도구 변화의 영향을 모델링할 것입니다. 단순한 DRAM 장치 연구는 전기적 실행과 생산량 목표에 게이트 부식 거동과 식각 단계 특성의 영향을 강조하는데 사용될 것입니다.

작업 흐름은 전형적 4 단계 사실상 제조 순서를 따를 것입니다 :

1. 명목상 처리 과정과 장치 기하 정보는 소프트웨어에 입력됩니다. 이것은 소프트웨어가 더욱 눈금 보정될 수 있는 장치의 3D 예측 모델을 발생시킬 수 있게 허락합니다.

그림 1 : 일단 모델 정보가 들어가게 되면, 그것은 보여지는 것으로서 캐패시터 콘택을 드러냅니다. 이 시점에서 전기적 분석은 수행될 수 있고 축전기의 끝머리 효과가 조사될 수 있습니다.

2. 관심의 측정 기준은 구조적이거나 전기적 거동에게 자격을 주기 위해 확립됩니다. 이것들은 V번째와 같이 사실상 도량형학, 3D DRC (설계 규칙 검토)과 전기적 매개 변수를 포함할 수 있습니다.

그림 2 : 시간이 걸리는 TCAD 모델링이 필요없이 SEMulator3D는 3D 구조물에서 소자 전극을 확인하고, TCAD 소프트웨어와 유사한 장치 특성을 시뮬레이션합니다.

3. 설계 연구는 소프트웨어에서 실행됩니다. 이것은 중요 매개변수를 확인하기 위해 (실험 계획을) DoE를 사용하고 프로세스 개발과 / 또는 설계 변경을 최적화함에 있어 돕기 위해 데이터와 감도분석을 포함합니다.

그림 3 : 엔지니어들은 위쪽에 보여지는 것 (빨간 것에 둘러싸이 )로서 모서리 케이스를 밝히면서, 중요 매개변수를 확인하기 위해 SEMulator3D에서 어떠한 도량형학도 분석할 수 있습니다.

4. 마침내, 프로세스 윈도우 최적화는 수익률 투기에 포함되는 선택 파라미터의 퍼센트를 극대화하면서, 각각 공정 파라미터에게 최적화된 값을 제공하기 위해 수행됩니다.

프로세스 모델 최적화가 전기적 성과 목표를 충족시킵니다

그림 4 : PWO 특징을 포함하여, SEMulator3D의 분석학 작업 흐름의 도면.

이 예에서, 우리는 특별한 전기적 실행을 목표로 삼기 위해 제조 절차를 최적화할 것입니다. 우리는 이 목표물 주위에 특별한 전기 값을 선택하고 처리 과정을 최적화할 것입니다. 각각 과정 스텝 파라미터는 전기적 성과 목표를 충족시키는 가공 조건을 찾기 위해 변경될 것입니다. 연구에서, 우리는 0.482V의 가치로, 목표로서 V번째 (문턱 전압)을 선택했습니다. 소프트웨어에서 회귀 분석을 이용할 때, 우리는 (그림 5를 보시오) 문턱 전압에 대한 그들의 영향의 관점에서 중요한 3 공정 파라미터 (스페이서 산화물 두께, 스페이서 산화물 깊이와 높은 Ｋ 두께)을 확인할 수 있습니다. 이 단계 뒤에 이러한 3 중요 프로세스가 주어진 V번째개 목표를 달성하기 위해 매개변수화한다는 것을 최적화에 이전인 프로세스 모델의 정확도를 보증하는 똑같은 회귀 데이터를 사용하는 프로세스 모델 보정 (PMC)가 이어집니다.

그림 5 : 최적화된 매개 변수로, V번째를 목표로 이용하는 최적화 결과.

프로세스 윈도우 최적화 (PWO)가 옵티멀 프로세스 매개 변수 범위에서 설정합니다

프로세스 윈도우 최적화 (PWO)는 사실상 실험을 수행하기 위해 구조화되고 단계적 방법론을 이용하여 오프라인 시험을 위해 필요한 프리 프로덕션 웨이퍼의 수를 본질적으로 감소시킬 수 있습니다. 그것은 고려 중에 기본 프로세스를 위해 최고 수량을 예상할 수 있습니다 (더 하부와 상부 한계 범위 이내에 성공률이 수치 6을 봅니다). 더 중요하게, 그것은 최대 성공률 (또는 수익률을) 달성하기 위해 명목상 가공 조건과 변형 제어 요구를 다시 결정할 수 있습니다.

중요 매개변수가 확인된 후, 새로운 사실상 실험 계획 (DOE)는 성능과 생산량 요구조건을 충족시키는 매개 변수 값을 발견하기 위해 실행될 것입니다. 실험은 각각의 선택 파라미터를 위해 한정된 탐색 공간 (또는 범위)를 포함하여야 합니다. 통계적 중요성을 획득하기 위해, 자극적 실험은 사용자 정의 탐색 공간을 가로질러 여러 번 운영됩니다. 그리고 나서 해당 디바이스 내역을 ( inSpec% )를 만족시키는 선별적 장치 매개 변수의 비율을 극대화하면서, PWO 알고리즘은 각각 공정 파라미터에게 최적화된 값을 제공합니다.

수치 6 (좌파)에 나타난 바와 같이, 3 매개 변수 (스페이서 산화물 두께, 스페이서 산화물 깊이와 높은 Ｋ 두께)을 위해 0.5nm, 1.0nm과 0.2nm 표준 편차를 추측할 때, 각각, PWO 시스템은 최대값 구하기 프로세스의 결과로서 모든 공정 파라미터의 액면가를 바꾼 후, 34.668%부터 49.997%까지 도량형학 명세에 따른 비율의 증가를 보고했습니다. 게다가, 인사 6 (권리)에 나타난 바와 같이 가장 영향력이 큰 매개 변수 (3.20의 표준 편차를 감소시키는 것 : 0.2nm에서부터 0.13nm까지, BWL 높Ｋ 데포 두께는) 성공 비율 타겟이 88%에 설정되었을 때 89.316%에 도량형학 명세에 따른 퍼센트를 증가시켰습니다 (금리를 만드세요). 전체적인 수율의 혁신적 개선은 높은 Ｋ 게이트 산화물 기탁에 대한 책임이 있는 장비의 가변성을 제어함으로써 가능했습니다. 이것은 극단적으로 생산량을 향상시키려고 노력하는 프로세스 통합 엔지니어를 위한 유익한 정보입니다.

그림 6 : 왼쪽 : Spec % 극대화 (데포 두께와 식각 깊이)을 위해 확인된 새로운 평균 값. 권리 : 결정된 요구 범위 : 성공률 >88%를 만나기 위한 BWL 높Ｋ 두께 위의 표준 편차.

사실상 제작은 시간 & 비용을 절감합니다

심지어 첫번째 웨이퍼가 제조되기 전에, 공정 파라미터 설정은 반도체 기술 개발의 초기단계 동안 확립됩니다. 가상 과정은 리얼 웨이퍼를 만들고 시험하는 시간과 비용 없는 이러한 초기 공정 매개 변수 값을 유효하게 하는 것을 도울 수 있습니다. SEMulator3D의 새로운 프로세스 윈도우 최적화법은 반도체 프로세스 개발 동안 하기 장점을 제공합니다 :

프리사스는 기본 프로세스를 위해 정확하게 양보합니다
생산량을 극대화하기 위해 명목상 피오알 (기록을 처리하세요) 매개 변수 값을 재목표화합니다
대부분의 충격이 만드는 키 처리 단계를 결정합니다
아이소라테스가 실패하는 것 (아웃 오브 스펙) 상태를 케이스에 넣고, 이러한 실패의 근본 원인을 확인합니다
시행착오 실리콘 엔지니어링을 회피함으로써, 프로세스 개발을 가속화합니다

(대빈 임으로부터)