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반도체 산업은 진보된 패키징 기술에서 그것의 노력, 새롭고 복잡한 칩 설계로 더욱 넓게 퍼지게 되고 있는 접근을 강화하고 있습니다.

파운데리스, 오사츠와 다른 사람은 2.5D/3D, 칩렛과 팬-아웃과 같은 진보적 실장 기술의 다음 물결을 대량 생산하고 있고 그들이 성능을 개선하고, 전력을 줄이고, 제품 개발 기간을 활용하기로 약속하는 더 신형 실장 기술을 개발하고 있습니다. 각각 패키지 형태는 다양한 거래로, 다릅니다. 전과 같이, 진보된 패키징 기술 뒤에 있는 아이디어는 시스템 수준 설계를 만들면서, 패키지에서 복잡한 다이를 모은 것 입니다. 그러나 진보된 패키징 기술은 약간의 기술적 비용 도전을 직면합니다.

진보된 패키징 기술은 새롭지 않습니다. 수 년 동안, 산업은 패키지에 어셈블링 금형이었습니다. 그러나 진보적 패키지는 일반적으로 비용으로 인해 고가 신청서를 위해 사용되었습니다.

오늘, 진보된 패키징 기술은 더 생존 가능한 여러가지 이유 때문에 복잡한 칩 설계를 개발하기 위한 선택이 되고 있습니다. 일반적으로, 디자인을 고급화하기 위해, 산업은 한 개의 단일체 다이 위에 다양한 기능에 적합하기 위해 스케일링되는 칩을 사용하여 온칩-시스템 (SoC)를 개발합니다. 그러나 크기 조정은 각각 이음매에 더 힘들고 비싸게 되고 있고 전혀 모든 것도 스케일링됨에 의해 이익을 얻지 않습니다.

적절한 예시 : 칩 크기 조정의 오래된 지지자인 인텔이 다양한 제작 결함으로 인해 그것의 10nm 절차에서 여러 지연을 만났습니다. 인텔은 지금 그것의 10nm 디자인을 늘리고 있지만, 그러나 그것이 최근에 수율 문제 가운데 7nm을 연기했습니다. 회사가 그것이 문제를 해결하고 칩 크기 조정을 계속할 것을 맹세하는 동안, 그것은 패키징 노력을 강화함으로써 또한 손해보지 않도록 양쪽에 걸고 있습니다.

삼성과 TSMC, 2 다른 첨단 기술 반도체 제조업자들은 칩이 5nm에와 저편에 스케일링되면서 전진하고 있습니다. 그러나 또한 다른 주조공장뿐 아니라 삼성과 TSMC는 그들의 패키징 노력을 확대하고 있습니다. 그리고 제 3자 패키징 서비스를 제공하는 오사츠는 계속 새로운 진보적 패키지를 개발합니다.

진보된 패키징 기술은 칩 설계에서 모든 문제를 해결하지 않을 것입니다. 칩 크기 조정은 여전히 선택으로 남아 있습니다. 그러나 변하고 있는 새로운 패키지 기술이 더 경쟁적이라는 것 입니다.

"패키징은 이음매를 수축시키기 위한 그 취향이 더 이상 분명한 옵션이 아니고 " 김 씨는 동의한다고 말했을 때 단계 정말로 필요한 것을 이룰 것입니다, 양조자 사이언스에 있는 WLP 물질의 전무이사. "창조적 건축은 활동적이고 수동 소자의 성숙한 하이-볼륨 제조가 실행 결과물이 더 강건하고, 더 낮은 소유-비용을 가지고 있다는 그러한 방식으로 패키징될 수 있게 할 수 있습니다."

아무도 패키지 형태는 모든 필요를 충족시킬 수 있습니다. 선택은 패키징 아키텍처가 보일 것 지시하는 애플리케이션에 의존합니다. 그것은 당신이 성능이 있기를 원하는 것에 관해 모두고 당신이 단말 장치를 위해 필요하고 " 동의한다고 말한 폼 팩터입니다.

그러면 상인은 여러 타입을 개발하고 있습니다. 최신 기술의 일부가 여기 있습니다 :

ASE와 TSMC는 실리콘 브리지와 팬-아웃을 개발하고 있습니다. 팬-아웃은 패키지에서 다이를 통합하는데 사용되고 다리가 한 다이부터 또 다른 것까지 연결을 제공합니다.
TSMC는 2.5D, 최고급 다이 적층 기술을 위해 실리콘 브리지를 개발하고 있습니다.
여러 회사는 칩렛, 패키지에서 다이를 통합하고 그들을 연결시키기 위한 방법을 개발하고 있습니다. 인텔과 다른 사람은 칩렛을 위한 새로운 다이-대-다이 연결된 스펙을 개발하고 있습니다.
새로운 대화 디자인을 가능하게 하면서, 광학 네트워크간 접속 포럼 (OIF)는 칩렛을 위한 새로운 다이-대-다이 스펙을 개발하고 있습니다.

왜 패키징 이?
수십년간, 반도체 제조업자들은 매 18 내지 24 달마다 더 많은 트랜지스터 밀도로 새로운 프로세스 기술을 시작했습니다. 이 리듬에, 더 많은 트랜지스터 밀도와 장치와 더 큰 가치와 새로운 전자 제품을 가능하게 하면서, 상인은 저 과정을 기반으로 새로운 칩을 도입했습니다.

그러나 이 방식을 진보적 이음매로 유지하는 것은 더욱 힘들게 되고 있습니다. 칩은 더 작은 특징으로 더욱 복잡하게 되었고 IC 디자인과 제조 비용이 급상승했습니다. 동시에, 완전히 기준 이음매를 위한 리듬은 2년에 또는 더 오랫동안 18개월로부터 연장되었습니다.

만약 당신이 5nm과 45nm을 비교하며, 그것이 오늘 발생하고 있다면, 우리가 웨이퍼 비용에서 5X 증가를 봅니다. 그것이 그것을 장치로 만들도록 요구된 " 처리 횟수 단계에 기인한다고 부회장과 TEL 미국에 있는 총지배인 대리인 벤 라트새크가 말했습니다.

급상승하는 설계 비용 때문에, 더 적은 상인은 첨단 기술 기기를 개발할 수 있을 수 있습니다. 많은 칩은 진보적 이음매를 요구하지 않습니다.

그러나 많은 설계는 여전히 발전적인 프로세스를 요구합니다. 당신이 있는 "면 moore의 법칙 후에, 당신은 크기 조정 또는 혁신이 멈추고 있을 것이라고 생각할 것입니다. 솔직히, 전혀 그렇지 않습니다. 장치의 양과 어떻게 그들이 퍼지고 있는지 강한 속도로 성장하고 있다"고 라트새크는 말했습니다.

크기 조정은 다수가 진보된 패키징 기술과 같은 대안을 찾고 있을 지라도 새로운 설계에 대한 선택으로 남아 있습니다. "가속도가 비싼 최첨단 실리콘에 대한 큰, 싱글-다이 해결책 보다 대체 솔루션을 탐구하기 위해 더 많은 애플리케이션에서 더 많은 고객을 운전하고 있다"고 UMC에 있는 사업 전개의 부회장인 월터 Ng가 말했습니다. "우리는 항상 더 복합적인 기능성을 필요로 하는 방향으로 이동할 것입니다. 그것은 일반적으로 더 큰 칩을 의미합니다. 우리는 항상 처리되었습니다는 비용과 힘의 똑같은 문제에 부속된 가지고 있는 다음 테크날러지 노드로 이동하기 위한 능력으로. 우리는 지금 저 능력이 더 이상 가능하기 시작하고 대체 솔루션이 필수품이 되고 있는 포인트에 있습니다. 혁신적 연결된 접근과 연결된 진보적 실장 솔루션이 그 매력적인 대안의 일부를 제공하고 있습니다. 그러나 우리는 포함된 칩 경제학이 궁극적 실행을 결정할 것이라는 것을 명심할 필요가 있습니다."

수십년간, 패키징은 재고였습니다. 그것은 단순히 다이를 요약했습니다. 그리고 제조 플로우에서, 반도체 제조업자들은 팹에서 웨이퍼 위의 칩을 처리합니다. 그리고 나서, 칩은 분할되고 단순한 전통적 패키지에 모입니다.

전통적 패키지는 성숙하고 값이 싸지만, 그러나 그들이 전기적 실행과 연결 밀도에서 제한됩니다. 그것은 진보된 패키징 기술이 잘 맞는 곳입니다. 그것은 시스템에서 더 I/Os와 더 높은 성능을 가능하게 합니다.

팬-아웃 대 2.5D
여러 진보된 패키징 기술 종류는 2.5D/3D와 팬-아웃과 같이, 시장에 나와 있습니다. 복잡한 다이를 크게 그리고 더 지원하면서, 양쪽 타입은 더 많은 기능과 I/Os에 가까워지고 있습니다.

팬-아웃이 웨이퍼 레벨 실장 기술이며, 그 곳에서 다이는 웨이퍼에서 패키징됩니다. 패키징 전망에서, 팬-아웃은 평균적이고 최고급이 공간과 잘 맞습니다. 앰코, ASE, JCET과 TSMC는 팬-아웃 패키지를 팝니다.

팬-아웃의 일 실시예에서, DRAM 다이는 패키지에서 논리회로 칩에 쌓입니다. 더 대역폭을 가능하게 하면서, 이것은 논리에 메모리를 더 가까이 가져옵니다.

팬-아웃 패키지는 다이와 재배선 층 (RDLs)로 구성됩니다. 르왕스는 전기적으로 또 다른 것에 패키지의 1 파트를 연결하는 구리 금속 상호 결합입니다. 르왕스는 금속 트레이스의 폭과 피치를 참조하는 라인/스페이스에 의해 측정됩니다.

팬-아웃은 2 부분으로 나누어집니다 - 표준이고 고밀도. 고객과 모바일 애플리케이션을 목표로 하여 표준 밀도 팬-아웃은 500 I/Os와 8μm 라인/스페이스보다 더 큰 르왕스 보다 더 거의 패키지로 규정됩니다. 고성능 응용, 고밀도 팬-아웃을 위한 게아레드는 르왕스와 500 I/Os 보다 더 8μm 라인/스페이스보다 적게 갑니다.

최고급인 것에, 상인은 2μm 라인 / 공간에와 저편에 르왕스와 팬-아웃을 개발하고 있습니다. "계속 상승하기 위해 오늘의 대역폭과 입출력 요구로, RDL 선 폭과 피치 요구가 점점 수축하고 있고, 더 작은 선 폭을 가능하게 할 구리 다마센 처리를 사용하여 BEOL 연결에 유사하게 처리되고 있다"고 블로그에서 코벤토르, Lam 리서치 회사에 있는 프로세스 통합 엔지니어인 샌디 대도시가 말했습니다.

팬-아웃 패키지를 만들기 위해, 다이는 봉합 수지를 사용하여 와퍼-라이크 구조에 위치합니다. 르왕스는 형성됩니다. 패키지를 형성하면서, 개별 다이는 줄여집니다.

팬-아웃은 약간의 도전을 가지고 있습니다. 다이가 합성물에 위치할 때, 그들은 절차 동안 이동할 수 있습니다. 받침형 쏠림으로 불린 이 효과가 생산량과 충돌할 수 있습니다.

한 번에, 팬-아웃은 입출력 총수에서 제한되었습니다. 지금, 고밀도 팬-아웃은 더 높은 입출력 총수에 가까워지고 2.5D까지 잡힌 최고급 영역을 침해하고 있습니다.

2.5D는 최고급 다이 적층 패키지 기술입니다. 팬-아웃은 2.5D를 치환하지 않을 것입니다. 하지만 그것이 2.5D와 같은 인터포저를 요구하지 않기 때문에 팬-아웃은 덜 비쌉니다.

그럼에도 불구하고, 고밀도 팬-아웃은 더 큰 일괄을 요구하는 더 그리고 더 큰 칩을 지원하고 있습니다. 일반적으로, 패키징 사회는 여기의 용어 레티클을 사용합니다. 칩 생산에서 사용되어 레티클 또는 마스크는 IC 디자인의 마스터 템플릿입니다. 레티클은 대략 858mm2까지 다이 크기를 수용할 수 있습니다. 만약 다이가 더 크게 있다면, 반도체 제조업자가 한 레티클 이상 위의 칩을 처리할 것입니다.

예를 들면, 대형 칩은 2 레티클 (2X 레티클 크기)을 요구할 수 있습니다. 그리고 나서, 생산 흐름에서, 2 레티클은 개별적으로 개발되고, 함께 바느질했으며, 그것이 고비용 처리입니다.

한편 TSMC는 1.5X 레티클 규모로 팬-아웃 패키지를 선적하. "우리가 올해 1.7X 레티클 규모를 Q4에서 생산으로 이끌기 위해 목표로 삼는다"고 TSMC에 있는 통합된 내부연락 & 패키징의 부회장인 더글라스 Yu가 말했습니다. 2.5X 레티클은 2021년 Q1까지 자격을 얻을 것입니다."

더 큰 팬-아웃 일괄은 고객들에게 약간의 새로운 옵션을 줍니다. 당신이 고대역폭 메모리 (HBM)로 패키지를 원한다고 말하도록 합시다. HBM에서, DRAM 다이는 시스템에서 서로, 가능한 많은 대역폭의 위에 쌓입니다.

HBM은 주로 최고급이고 비싼 2.5D 패키지에서 발견됩니다. 지금, 더 큰 패키지 사이즈로, ASE와 TSMC는 HBM을 지원하는 덜 비싼 팬-아웃 일괄을 개발하고 있습니다.

다른 새로운 옵션이 있습니다. ASE와 TSMC는 실리콘 브리지와 팬-아웃을 개발하고 있습니다. 인텔은 최초로 실리콘 브리지를 개발한 회사였습니다. 최고급 패키지에서 발견되어 다리는 패키지에서 또 다른 것에 한 다이를 연결하는 실리콘의 작은 소편입니다. 다리는 2.5D 인터포저 보다 더 저렴한 대안으로서 배치됩니다.

다리는 새로운 기능을 팬-아웃에 가져오기로 약속합니다. 예를 들면, TSMC의 전통적 팬-아웃은 2μm-2μm 라인 / 공간에 3 RDL 레이어와 40μm 피치를 특징으로 합니다. "(TSMC의 실리콘 브리지) 기술은 칩 면적을 구하기 위해 더 로컬 피치를 25μm으로 줄일 수 있습니다. 0.4μm에 있는 RDL 라인/스페이스와 0.4μm이 더 매우 더 높은 연결 밀도를 제공한다"고 Yu는 말했습니다.

한편 2.5D는 떠나고 있지 않습니다. 일부는 더 I/Os와 거대한 장치 구조를 개발하고 있습니다. 현재로서는, 2.5D는 여기의 유일한 옵션입니다.

2.5D에서, 다이는 관통 규소 바이아스 (TSVs)를 통합시키는 인터포저의 위에 쌓입니다. 인터포저는 더 I/Os와 대역폭을 제공하는 칩과 이사회 사이에 다리의 역할을 합니다.

일 실시예에서, 상인은 네 HBM 큐브와 FPGA를 통합시킬 수 있습니다. 홀로 한 큐브에서, 삼성의 최근 HBM2E 기술은 서로에 관해 8 10nm 수업 16 기가비트 디 램용 다이를 쌓아 올립니다. 3.2Gbps의 데이터 전송 속도를 가능하게 하면서, 다이는 40,000 츠프스를 사용하여 연결됩니다.

팬-아웃과 같이, 2.5D는 또한 확대되고 있습니다. 예를 들면, TSMC는 2.5D를 위해 실리콘 브리지를 개발하고 있으며, 그것이 더 고객들에게 옵션을 줍니다. TSMC는 R&D에서 3.0X 레티클 사이즈 (8 HBMs)와 1.5X 레티클 버전 (4 HBMs)를 준비하고 있습니다.

모두는 2.5D가 하이 엔드에 대한 선택으로 남아 있다고 말했지만, 그러나 팬-아웃이 격차를 좁히고 있습니다. 그래서 어떻게 팬-아웃이 2.5D에 직면하여 쌓입니까? 안에 논문, ASE - 어느 것이 그것의 팬-아웃 기술 포코스를 부르는지 - 2.5D 대 그것의 2 팬-아웃 패키지 형태 (칩 첫번째와 칩 마지막)과 비교했습니다. 각각 패키지는 ASIC과 HBM으로 구성됩니다. 골은 뒤틀림, 저유전율 유전 스트레스, 인터포저 / RDL 스트레스, 공동 신뢰도와 방열 효과와 비교하는 것 이었습니다.

"2가지 포코스 패키지 형태의 뒤틀림이 캄보 다이와 스택-업 기판 사이에 더 작은 CTE 불일치로 인해 2.5D 보다 낮다"고 종이에서 ASE의 웨이-홍 라이가 말했습니다. "첫번째인 양쪽 칩과 칩을 위한 포코스의 (저유전율) 스트레스는 마지막으로 2.5D 보다 낮습니다 "

2.5D를 위한 상호 접속 구리는 팬-아웃 보다 더 낮은 스트레스를 가지고 있었습니다. "2.5D, 칩 첫번째 포코스와 칩 지난 포코스가 비슷한 방열 효과를 가지고 있고 그들 중 모두가 고전력 응용에 충분히 좋다"고 라이는 말했습니다.

많은 선택 칩렛, 시프스
2.5D와 팬-아웃 외에, 고객들은 또한 맞춘 진보적 패키지를 개발할 수 있습니다. 선택은 3D-ICs, 칩렛, 다중-칩 모듈 (MCMs)와 시스템-인-패키지 (SiP)를 포함합니다. 엄밀히 말하면, 이것들은 패키지 형태가 아닙니다. 그들은 구조 또는 방법론이 고객 패키지를 개발하곤 했다는 것 입니다.

ASE에 따르면, SiP는 기능적 전자 시스템 또는 서브시스템으로 구성되는 고객 패키지 또는 모듈입니다. SiP는 기술의 각종을 툴박스에 포함시키며, 그것이 여럿 가운데서, 다른 장치와 수동형과 상호 연결 설계를 포함할 수 있습니다. 이러한 옵션에서 선택할 때, 고객은 그것의 요구조건과 일치하기 위해 맞춘 SiP 패키지를 개발할 수 있습니다.

칩렛은 또 다른 선택입니다. 칩렛으로, 반도체 제조업자는 모듈 다이의 메뉴 또는 자료실에서, 칩렛을 가지고 있을 수 있습니다. 칩렛은 다양한 이음매에 다양한 기능을 가지고 있을 수 있었습니다. 고객들은 믹스-앤-매치를 캔으로 만들고 칩렛과 다이-대-다이 상호 연결 설계를 사용하여 그들을 연결시킵니다.

잠재적으로, 칩렛은 주요 문제점을 해결할 수 있습니다. 진보적 이음매에, 단일체 다이는 크고 비쌉니다. 칩렛으로, 이로써 비용과 부스팅 생산량을 줄이면서, 고객들은 더 작은 조각들 안으로 더 큰 다이를 해체할 수 있습니다. "우리가 칩렛은 일부 안으로 단일체 다이를 디스아그그레그팅과 그리고 나서 부분을 날조하고 있다고 말하기를 원하지만, 그러나 그들이 여전히 단일 다이로 작용한다"고 테크서치 국제적이 의 대통령인 1 월 바더먼이 말했습니다.

다른 혜택이 있습니다. "궁극적으로, 칩렛이 한덩어리로 되어 있는 SoC의 기능을 일치하거나 초과하는 기능으로 패키지에서 연결될 수 있게 허락하면서, 실장 기술은 밀도를 증가시키고 힘을 감소시키는 것에 대하여 있습니다. 이 접근법에 대한 혜택이 낮은 비용, 더 큰 유연성과 더 빠른 제품 개발 기간을 " 포함한다고 최근 발표에서 과정의 이사와 인텔에 있는 제품 통합인 라무네 나기세트티가 말했습니다.

칩렛 접근을 이용할 때, 상인은 3D-ICs 또는 MCM을 개발할 수 있습니다. MCM은 모듈에서 다이를 통합하고, 그들을 연결시킵니다. 3D IC은 여러 형태에 들어올 수 있습니다. 그것은 메모리 위의 적층 논리 또는 논리 위의 논리를 패키지에 포함시킬 것입니다.

1를 위한, 인텔은 다양한 칩렛 같은 구조를 개발했습니다. 그 자체의 IP 블록, 실리콘 브리지와 다이-대-다이 인터커넥트 테크날러지를 포함하여 회사는 이러한 건축을 개발하도록 조직 내부인 조각을 있습니다.

그림 1 : 인텔의 다리를 사용하는 2.5D와 3D 기술과 포베로스 기술. 출처를 밝히세요 : 인텔

다이-대-다이 내부연락은 비판적입니다. 1가 패키지에서 또 다른 것을 잊어버린 것이 가담합니다. 각각 다이는 물리적 인터페이스로 IP 블록으로 구성됩니다. 공통 인터페이스와 한 다이는 짧은 거리 와이어를 통해 또 다른 다이와 통신할 수 있습니다.

산업은 여러 다이-대-다이 인터페이스 테크놀로지스-아드밴스드 인터페이스 버스 (AIB), 다심 꼬임선 (BoW), CEI-112G-XSR와 오픈하비를 개발하고 있습니다.

열린 도메인 특유 구조 (ODSA) 무리는 이러한 앵테르페이시스-바우와 오픈하비 중 둘을 개발하고 있습니다. 오픈하비는 HBM 표준에서 나온 다이-대-다이 인터커넥트 테크날러지입니다. 활은 다양한 패키지를 지지합니다. 양쪽은 R&D에 있습니다.

인텔의 다이-대-다이 기술은 AIB로 불립니다. 인텔은 또한 AIB-순응하는 칩렛 또는 타일을 개발하고 있습니다. 회사는 송수신기, 데이터 변환기, 실리콘 포토닉스와 기계 학습 가속기와 같은 더 작업에서 10과 10장 타일을 개발했습니다.

인텔이 계속 칩렛을 개발하기 위해 조각들을 제자리에 놓는 동안, 다른 장치 메이커들은 또한 AIB 기술을 얻을 수 있었고 그들의 자신의 제 3자 IP을 사용하여 유사한 구조를 개발합니다.

인텔은 AIB의 내부 생산물에 접속합니다. AIB는 또한 감자 칩 연대 웹사이트 위의 제 3자들을 위해 공개소스, 무료사용료 기술로서 제공됩니다.

AIB에 대한 새로운 버전은 진행중입니다. 감자 칩 협력, 산업 컨소시엄, 최근에 AIB 버전 2.0 초안 규격을 공개했습니다. AIB 2.0은 AIB 1.0 보다 6 배 모서리 대역폭 밀도 이상을 가지고 있습니다.

대부분 회사를 위해 그러나 칩렛 같은 구조를 개발하는 것은 주요 난제입니다. 다양한 매도인으로부터 공동 이용할 수 있고 시험된 칩렛을 얻기 위한 능력은 여전히 우프로벤 모델입니다.

여기의 솔루션이 있습니다. 예를 들면, 푸른 치타 아날로그 설계는 AIB를 위한 생성기를 개발하고 있습니다. 생성기는 다양한 과정을 가로질러 종료 신호 준비된 AIB 커스텀 블록을 가능하게 합니다. "누름 버튼 속도에 커스텀 블록을 생산함으로써, 푸른 치타의 생성기가 테이프아웃 준비된 IP을 생산하도록 요구된 시간대별 시장과 기술 노력을 줄인다"고 푸른 치타의 CEO인 크리슈나 세타루리가 말했습니다.

그것은 모든 문제를 해결하지는 않습니다. 한 가지로, 칩렛은 노운 굳 다이를 요구합니다. 만약 하나 이상의 다이가 스택에 결점이 있다면, 전체 패키지가 실패할 수 있습니다. 그래서 상인은 좋은 프로세스 컨트롤과 건전한 생산 전략을 요구합니다.

"진보되는 것으로서 패키징 공정이 더 작은 특징으로 점점 복잡하게 되었습니다, 효과적인 프로세스 통제에 대한 필요가 계속 성장한다"고 사이버옵틱스에 있는 R&D의 부회장인 팀 스컨스가 말했습니다. 실패의 비용은 높이 이러한 과정 사용에게 비싼 노운 굳 다이를 줍니다."

더 많은 칩렛
진보적 패키지를 위해, 상인은 현존하는 상호 연결 설계를 사용합니다. 패키지에서, 다이는 쌓이고 구리 마이크로범프와 기둥을 사용하여 연결됩니다. 충돌 / 기둥은 다른 장치 사이에 작은, 빠른 전기 접속을 제공합니다.

가장 진보적 마이크로범프 / 기둥은 36μm 피치에 40μm과 작은 구조입니다. 충돌 / 기둥은 다양한 장비를 사용하여 개발됩니다. 그리고 나서, 다이는 웨이퍼 결속기를 사용하여 쌓이고 계약됩니다.

이것을 위해, 산업은 열 압축 결합 (TCB)를 사용합니다. TCB 결속기는 다이를 얻고, 또 다른 다이로부터 충돌을 그것들과 일직선이 되게 합니다.

TCB는 느린 진행입니다. 더하시오 그러면 충돌 / 기둥은 어딘가에 20μm 피치 주위에, 그들의 신체적 제한에 접근하고 있습니다.

그것은 하이브리드 결합으로 불린 신기술이 잘 맞는 곳입니다. 여전히 패키징을 위한 R&D에서, 하이브리드 결합 스택과 회사채는 구리 대 구리 내부연락을 사용하여 죽습니다. 그것은 더 많은 대역폭에 적층화와 결합의 기존의 방법 보다 더 낮은 전력을 제공합니다.

주조공장은 진보된 패키징 기술을 위한 하이브리드 결합을 개발하고 있습니다. 1를 위한, TSMC는 시스템 온 집적된 칩 (SoIC)라고 불리는 기술을 일하고 있습니다. 하이브리드 결합을 사용할 때, TSMC의 소릭은 sub-10μm 피치에 있는 칩렛 구조와 같이 3D를 가능하게 합니다.

최근에, TSMC는 그것의 소릭 로드맵을 폭로했습니다. 연말에 의해, 소릭은 2021년 중반에 6μm과 2023년 초반에 4.5μm을 뒤이어 9μm 채권 피치로 시작할 것입니다.

실험실에서부터 팹까지 하이브리드 결합을 이동하는 것 단순 공정이 아닙니다. "구리 하이브리드 결합의 대부분의 프로세스 도전이 강건한 하이브리드 결합물 패드 콘택을 지원하기 위해 결원, 나노미터 레벨 표면 프로파일 통제를 방지하기 위해 표면 흠 통제를 포함하고 구리의 정렬을 제어하는 것 상부와 바텀 다이에 거닌다"고 KLA에 있는 고위 마케팅 책임자인 스티븐 히에버트가 말했습니다.

한편, 다른 사람은 또한 칩렛을 개발하고 있습니다. 통신 산업에서 예를 들어 OEM은 큰 이더넷 스위치 SOC을 시스템에 통합시킵니다. SoC는 동일 칩에 이더넷 스위치 다이와 세르데스로 구성됩니다.

"우리가 더 높은 속도에 가곤 것처럼 리소그래피가 더 좋은 결합구조에 간 것처럼, 아날로그와 디지털 구조가 똑같은 것 평가하지 않는다"고 TE 연결성에 있는 산업 기준의 공학자와 매니저인 네이선 트레이시가 말했습니다. 트레이시는 또한 OIF의 대통령입니다.

만약 당신이 스위치 다이를 가지고 있다면, 그것이 디지털부를 가지고 있습니다. 그리고 나서, 당신은 세르데스, 칩에게 입출력을 제공하는 시리얼라이저 / 직병렬 변환기를 가지고 있습니다. 그것은 아날로그 구조입니다. 그것이 잘 스케일링되지 않는다"고 트레이시는 말했습니다.

시스템이 더 빠른 자료 비율에 가까워진 것처럼, 세르데스는 많은 공간을 또한 차지합니다. 그래서 몇몇의 경우에, 세르데스 기능은 더 큰 다이에서 분리되고 더 작은 다이 또는 칩렛으로 분할되고 있습니다.

그리고 나서, 모든 다이는 MCM에 통합되고 있습니다. 큰 스위치 칩은 네 작은 입출력 칩렛을 둘러싸이는 중앙에 앉아 있습니다.

그것은 표준이 현재와 잘 맞는 곳입니다. OIF는 CEI-112G-XSR라고 불리는 기술을 발달하고 있습니다. XSR는 맥엠에스에서 칩렛과 광학 엔진을 연결시킵니다.

결론
분명히, 진보된 패키징 기술은 점점 늘어나는 새로운 옵션과 열광적 시장입니다.

그것은 고객들에 중요합니다. 칩 크기 조정과 단일체 다이는 떠나지 않을 것입니다. 그러나 그것은 각각 전환에 더 열심히 되고 더 비쌉니다.(마크 라페드스로부터)