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최근 2020년 국제 전자 소자 회의 (IEDM)에, 임에크는 새로운 캐퍼시터 없이 디렘 셀 구조에 대한 논문을 소개했습니다.

DRAM은 시스템에서 주 기억장치를 위해 사용되고 오늘의 가장 발전적인 장치가 대략 18nm 내지 15nm 과정을 기반으로 합니다. DRAM을 위한 신체적 제한은 어딘가에 10nm 시경에 있습니다.

DRAM 그 자체는 1 트랜지스터, 1 축전기를 기반으로 합니다 (1T1C) 메모리 셀 아키텍쳐. 문제는 그것이 일정한 비례로 더욱 힘들게 되고 있거나, 각각 이음매에 축전기를 수축시킨다는 것입니다.

임에크에 따르면, "32Gb 다이 비중을 넘어 스케일링 전통적 1T1C DRAM 메모리는 2 주요 난제를 직면합니다 ". "첫번째, si-기반 배열 트랜지스터 스케일링에서 어려움은 그것을 감소하는 셀 크기로 필요한 옵-전류와 세계선 저항을 유지하도록 도전해 볼 만하게 합니다. 두번째로, 3D 통합과 확장성 - 고밀도 DRAM을 향한 궁극적 경로는 - 저장 캐패시터에 대한 필요에 의해 제한됩니다."

R&D에서, 산업은 DRAM을 대체하기 위한 다양한 차세대 메모리 기술에 일하고 있습니다. 그리고 나서, 일부는 신재료를 사용하여 오늘의 DRAM을 확장하기 위한 방식에 일하고 있습니다.

예를 들면, 임에크는 두명의 인듐 갈륨 아연 옥사이드 박막 트랜지스터 패널 (IGZO-트프츠)과 어떤 저장 캐패시터도 구현하지 않는 DRAM 셀 구조를 고안했습니다. 2T0C (2대 트랜지스터 0 축전기) 구성에서 디렘 셀은 다른 셀 차원을 위해 400s 보다 더 오랫동안 저장 기간 나타납니다. 차례로 이것은 메모리의 갱신 속도와 소비 전력을 내립니다.

백 엔드 오브 라인 (BEOL) 생산 흐름선에서 IGZO-트프츠를 처리하기 위한 능력은 세포의 족적을 감소시키고, 개체 세포를 쌓아 올리는 가능성을 엽니다.

긴 보존 시간 "외에, IGZO-TFT-베이스 디렘 셀은 현재 DRAM 기술에 비해 두번째 주요 이점을 제공합니다. Si와는 달리, IGZO-TFT 트랜지스터는 상대적으로 낮은 온도에 제조될 수 있고, BEOL 처리와 그러므로 호환 가능합니다. 이것은 의미 심장하게 메모리 다이의 발자국을 감소시키는 메모리 어레이 하에 우리가 DRAM 메모리 셀의 주변을 이동할 수 있게 허락합니다. 게다가 그러므로 3D DRAM 구조를 가능하게 하면서, BEOL 처리는 개별적 디렘 셀을 쌓아 올리는 것을 향하여 루트를 엽니다. DRAM 메모리가 클라우드 컴퓨팅과 인공지능과 " 같은 요구가 지나친 응용에서 결정적인 역할을 하기를 계속할 수 있게 허락하면서, 우리의 돌파구 해결책이 소위 메모리 월스트리트를 부수는 것을 도울 것이라고 임에크에 있는 프로그램 디렉터인 고리 샨카르 Kar가 말했습니다.

14nm STT-MRAM
또한 IEDM에, IBM은 14nm CMOS 공정 이음매에 세계의 첫번째 내장된 회전 전송 토크 MRAM (STT-MRAM) 기술에 대한 논문을 소개했습니다.

IBM의 STT-MRAM 기술은 모바일, 저장과 타 시스템에서 내장되고 캐쉬 기억장치 적용을 위해 설계됩니다.

그것이 제한 없는 지구력으로 SRAM의 속도와 플래시의 비휠발성을 특징으로 하기 때문에 차세대 메모리 기술, STT-MRAM은 매력적입니다. STT-MRAM은 자기 터널 접합 (MTJ) 메모리 셀과 1 트랜지스터 구조입니다. 그것은 칩에서 비휘발성 특성을 제공하기 위해 전자 스핀의 자기를 사용합니다. 기입과 읽기 기능은 MTJ 세포에서 똑같은 병렬 경로를 공유합니다.

2개 종류의 STT-MRAM-스탠더론 칩이 있습니다 그리고 끼워졌습니다. 독립형 STT-MRAM은 운반하고 기업 고체타입 드라이브 (SSD.)에서 사용되고 있습니다

STT-MRAM은 마이크로컨트롤러 (MCUs)와 다른 칩에 오늘의 내장된 NOR 플래시 메모리를 대체하기 위해 또한 표적이 됩니다. STT-MRAM은 또한 캐쉬 기억장치 응용을 위해 준비가 되어 있습니다.

오늘의 MCU는 중앙처리장치 (CPU), SRAM, 임베디드 메모리와 주변 기기와 같은 동일 칩에 여러 성분을 통합합니다. 임베디드 메모리는 코드 저장부를 위해 사용되며, 그것이 장치를 부팅하고, 그것이 프로그램을 구동할 수 있게 허락합니다. 가장 공통 임베디드 메모리 형태 중 하나는 NOR 플래시 메모리로 불립니다. NOR 플래시 메모리는 울퉁불퉁하고 임베디드 어플리케이션에서 작업입니다.

그러나 NOR는 힘이 빠지고 있고, 28nm/22nm 이음매를 넘어서기가 어렵습니다. 더하시오 그러면 내장된 NOR 또는 에플래시는 진보적 이음매에 너무 비싸게 되고 있습니다.

그것은 그 안에서 STT-MRAM 적합성이 28nm/22nm에와 저편에 내장된 NOR를 대체할 곳입니다. "그러나, 이러한 고급 응용 프로그램은 2 중요 문제에 의해 제한되었습니다 : 1) 분포를 제어하는 동안 쓰기 전류를 감소시키기 위해 MTJ 성능을 개선하기 ; 그리고 2) 진보적 이음매 크기 조정을 위해 MRAM / 시모스 회로와 셀밀도를 증가시키기. 모두 28nm - 22nm 이음매에, 이전 뛰어난 작품이 지금까지 14nm 이음매 엠람이 개발되는 것을 예방한 " BEOL 금속 레벨 - 어려움 사이에 이용 가능한 짧은 수직 공백 이내에 밀집 피치 엠티주스를 통합하는 어려움을 강조했다고 종이에서 IBM 동료인 다니엘 에델스타인이 말했습니다. 다른 사람은 작업에 기여했습니다.

"여기에서, 우리는 첫번째 14nm 이음매 엠람 기술을 증명합니다. 2Mb 엠람 매크로를 사용할 때, 우리는 수직적으로 M1과 M2 사이를 적합하는 단단한 MTJ 피치 (160nm)에 통합을 이룹니다. 이 배치는 육체미 있는 BEOL 기생성분을 제거함으로써 엠람 회로 성능을 최대화하고, 논리를 위해 상위 배선 트랙을 깨끗이 하고, 거대 배열을 배선하기 위해 수준의 전체 수를 감소시킴으로써 칩 사이즈와 비용을 줄입니다 (이것들이 그러므로 n=1의 장점인 수준 Mn에 위치한 엠티주스를 위한 n+3 Cu 수준을 필요로 할 수 있습니다). 우리는 4 나노 초의 아래의 쓰기 성능을 포함하는, 기록 및 판독 기능성을 데모하고 논리 BEOL 신뢰도 요구사항을 유지하는 동안 엠람 처리 모듈이 추가될 수 있다"고 나타난다고 에델스타인은 말했습니다.

"여러 단위 프로세스 혁신이 이 통합을 가능하게 했습니다, 새로운 서브리소그래피 마이크로스터드를 포함하여 (μ-stud) 하부 전극 (벨), MTJ 양식과 유전막의 좋은 프로필 제어가 벨 / MTJ 금속화와 배열과 로직 영역을 가로지르는 최적화된 포스트-MTJ 저유전율 평탄화를 최적화했다"고 그는 말했습니다.

비전형 레람
CEA-레티는 저항력이 있는 RAM (ReRAM)의 비전형 기를 이용하는 기계 학습 기법을 증명했습니다.

연구원들은 컴퓨팅의 모서리를 위한 ReRAM-기반을 둔 장치를 개발하기 위해 여러 장애를 극복했습니다.

AI, 기계 학습의 서브세트는 시스템에서 신경망을 이용합니다. 신경망은 시스템에서 데이터를 고속처리하고, 패턴을 확인합니다. 그리고 나서, 특정한 패턴과 일치하고, 그 특성중에 어느 것이 중요하다고 그것은 배웁니다.

한편 레람은 또한 차세대 기억 영역형입니다. 레람은 더 낮은 판독 레이턴시를 가지고 있고 빠르 오늘의 플래쉬 메모리 보다 성능을 작성합니다. 레람에서, 정보를 메모리에 기록하는 저항의 변화를 일으키면서, 전압은 재료 스택에 적용됩니다.

그러나 레람은 발달하기가 어렵습니다. 극소수는 시장에서 일부를 수송했습니다. 다른 문제가 있습니다. "최근의 접근이 저항성 메모리, 특히 사이클-투-사이클 가변성"의 본질적 비이상적과 화해할 수 없는 학습 알고리즘을 일반적으로 사용한다고 기술지인 자연 전자에서 CEA-레티의 토마스 달가티가 말했습니다.

"여기에서, 우리가 베이지언 기계 학습 모델로서 구성된 16,384개 장치의 제작 어레이에서 마르코프 연쇄 몬테카를로 샘플링을 구현하기 위해 멤리스터 가변성을 이용하는 기계 학습 계획을 보고한다"고 달가티는 말했습니다. "우리의 접근은 1000만 내구성 주기에 장치 저하에 견고성을 증명하고 회로와 시스템 수준 시뮬레이션을 기반으로 모델들을 훈련시키도록 요구된 총 에너지가 상보형 모스 (CMOS)에 기반을 둔 접근에서 보다 특히 낮은 마이크로줄에 속하여 있다고 추정됩니다."(마크 라페드스로부터)