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2021년 2월에서 개최된 SPIE 진보적이 리소그래피 회의에서, 응용 물질의 레지나 진자는 계속되고 있는 DRAM 크기 조정을 위한 연설 명칭 모듈 수준 재료 공학을 전달했습니다. 연설로, DRAM의 수축이 늦추고 있고 새로운 해결책이 계속 형태 1에 나타난 바와 같이, 비중을 증가시킬 필요가 있는 것을 레지나는 강조했습니다.

형태 1. DRAM 이음매와 비트 밀도 경향.

그들의 도입에 따르면, DRAM의 소형화는 많은 시도를 개시했습니다 :

덴스 패턴을 점점 만들기 위한 양식 방법.

고-애스펙트비가 패턴화되도록 요구하면서, 실린더에서부터 기둥 구조까지 커패시터스-에볼브.

저항기 / 커패시턴스-더 비트 라인과 워드선은 접근 속도를 올리기 위해 저항 / 전기 용량을 증가시킬 필요가 있습니다.

주변적 (페리) 트랜지스터 산화 규소를 포함하는 폴리실리콘 게이트부터 고-유전상수까지 진화가 게이트 (HKMG)를 금속을 입힙니다.

형태 2. DRAM 확장 도전.

이 기사는 양식과 축전기에 초점을 맞출 것입니다.

캐패시터 패터닝은 최근에 교차하는 자기 정렬성 두배 양식 (XSADP)에 의해 완료되었지만, 그러나 그것이 지금 ((XSADP) 훨씬 더 복잡 교차 자기 정렬성 두배 양식 안으로 개발되고 있지만, 지금 훨씬 더 복잡한 것 진화하고 있습니다 : XSAQP). 삼성에 의해 폭로된 것처럼, 3의 요인에 의해 마스크에 정공 밀도를 증가시킬 수 있지만, 에칭이 구멍 치수가 같게 하도록 요구하는 또 다른 선택은 스페이서 보조 양식입니다. 최근에, EUV는 DRAM의 생산에 적용되기 시작했습니다.

저자는 삼성이 1z DRAM의 일차적 주를 위해 EUV를 사용하고 있는 것을 지적했고 그것이 지금 다층 1α DRAM에 대해 EUV를 사용할 것으로 예상됩니다. SK 하이닉스는 또한 올해에 자외선 리소그래피 기계를 사용하여 그것의 1α DRAM에 착수할 것으로 예상됩니다.

그러나, DRAM을 위한 EUV의 실행은 다음과 같은 도전에 직면합니다 :

이 변경인 지역 임계 치수 균일성 (LCDU는) 전기적 실행과 에칭 종횡비를 바꿀 것입니다.

구멍 사이즈-EUV는 크기에 구멍을 뚫도록 민감하고, 좁은 가공 범위를 가지고 있습니다.

가는 레지스트-EUV 방부제는 매우 가늘고, 경화될 필요가 있습니다.

가는 저장고의 사용은 방부제를 경화할 수 있고 두꺼운 증착물의 사용이 임계 크기 (CD)를 감소시킬 수 있습니다. 공간 선택 퇴적 의 위에 패턴은 EUV 패턴 구성에서 커다란 단점인 라인 에지 러프니스 (LER)/Line 폭 거칠기 (LWR)를 향상시킬 수 있습니다. 그림 3을 보시오.

형태 3. 설치된 광반응성 액체를 사용하는 개선.

활성 영역 크기 조정을 위해, EUV는 큰 CD에 결함 문제가 있습니다. 그 대신에, 당신은 작은 구멍을 식각하고 그리고 나서 이로써 팁-대-팁 거리를 감소시키면서, 원 디렉션에서 특징을 열기 위해 정확한 측방 식각을 사용할 수 있습니다. 이 기술은 CD와 생산량 사이에 거래를 제거하고, 수치 4에 나타난 바와 같이, 타원형이 더 큰 접속 패드 영역을 가지고 있을 수 있게 합니다.

형태 4. 액티브 패턴을 위한 정확성 측방 식각.

EUV의 주된 문제 중 하나는 협소 처리 윈도우이며, 그것이 받아들일 수 있는 랜덤 디펙트를 받아들일 수 있습니다. 방향성 부식은 프로세스 설계에게 추가적 노브를 제공합니다. 만약 프로세스 윈도우의 중앙이 열리고 연결되면, 당신이 다리와 창문에서 측면에 이동하고, 다리를 제거하기 위해 그리고 나서 방향성 부식을 사용할 수 있습니다, 그림 5를 보시오.

형태 5. 랜덤 디펙트를 제거하기 위한 방향성 부식.

오늘의 축전기 피치 한도는 현재 캐패시터 패터닝을 위한 또한 EUV 한도인 40nm보다 더 큽니다. 미래에, 더 작은 피치는 요구되고 프로세스 가변성이 그림 6을 보시오 크기 조정을 달성하기 위해 30%상 증가될 필요가 있습니다.

형태 6. 축전기 크기 조정은 변화에 의해 제한됩니다.

하드 마스크의 두께를 감소시키고 에칭의 균일성을 향상시키는 것 이 목적을 이루도록 모두 필요합니다.

요즈음, 비정질 실리콘 (a-SI)는 하드 마스크로서 사용됩니다. 미래에, 희석제 하드 마스크가 실현될 수 있지만, 그러나 그것이 이동하기가 어려운 부산물을 생산할 것이도록, 도핑 실리콘은 더 좋은 선택성을 제공할 수 있습니다. 그림 7을 보시오.

형태 7. 축전기 크기 조정을 위한 개선된 하드 마스크.

하드 마스크를 위한 도핑 실리콘 사이의 문제는 그것이 특별한 에칭을 요구하고 다음 발생 프로세스가 고온 에칭을 사용한다는 것입니다. 광반응성 액체는 산화막 하드 마스크를 패턴화하는데 사용됩니다 ; 그리고 나서 도핑된 폴리실리콘 하드 마스크는 고온 동판 제작자에서 산화막 하드 마스크와 마침내 도프트 폴리 실리콘 하드 마스크를 사용하여 패턴화됩니다 사용된 부식이 축전기입니다. 에칭과 증착 단계 사이의 단계식 펄스용 에칭 스위칭은 그림 8을 보시오 근본적 축전기의 고속 에칭의 화학적 사용을 고려합니다.

형태 8. 향상된 성능과 생산성.

상기 프로세스 혁신이 현재 DRAM 건축의 연속적인 스케일링을 달성할 수 있다는 것이 기대됩니다.

그러나 연설로부터 3년에서 5년 안에, 우리가 새로운 DRAM 구조를 필요로 할 것이라는 것을 우리가 알아챘습니다. 포함된 흥미로운 선택은 수직 구조부터 육체미 있는 수평선상인 구조까지 축전기를 바꾸는 3D입니다.