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CMOS 이미지 센서의 개발과 첨단이미징기술을 사용하는 전망은 삶의 질을 향상시키기로 약속합니다. 육체미 있는 CMOS 이미지 센서가 계속 강화된 기능과 사용자 경험을 제공한 반면, 평행한 아날로그-디지털 변환기 (ADC)와 후방 빛을 내는 (BI) 기술의 빠른 발생과 함께, CMOS 이미지 센서는 현재 디지털 카메라 시장을 지배합니다. 본 논문은 성능 개선을 가속화하고, 감지 능력을 확장하고, 에지 컴퓨팅을 다양한 적층형 장치 기술과 결합하기 위해 이미지 센서 건축의 진화에서 육체미 있는 이미지 센서의 최근 성과를 검토합니다.
이미지 센서는 현재 다양한 애플리케이션에서 사용됩니다. 1969년에 차지-커플 장치 (CCD)의 발명 이후로, 고체 촬상 센서는 소형 비디오 카메라와 디지털 카메라와 같은 다양한 소비자 시장으로 퍼졌습니다. 2005년 이후 주류 고체 촬상 센서었던 CMOS 이미지 센서가 CCD에 대해 개발된 기술을 토대로 합니다. 스마트폰 뿐 아니라 현재 가장 큰 이미지 센서 시장, 이미지 센서에 대한 수요는 신속히 보안을 위한 네트워크 카메라와 공장 자동화를 위한 머신 비전과 보조 구동과 자치 구동 시스템을 위한 자동차 카메라를 포함하도록 확대하고 있습니다.
CMOS 이미지 센서 기술에서 중요한 전환점은 인물 1에 나타난 바와 같이, 이미지 센서의 적층 구조의 개발을 가능하게 한 후방 조명 비춰진 (BI) 이미지 센서의 성공적인 개발이었습니다. 원래 전면 조명 (FI) 구조에, 입사광이 금속 라인에 둘러싸여 있는 차이를 통하여 광다이오드에 의해 수집되어야 했기 때문에 그것이 센서의 화소 크기를 줄이기가 어렵습니다. 밝혀진 후방 (BI) 구조가 개선된 감도를 매우 가지고 있고, 메탈 라우팅의 유연성을 허락하고 그것이 웨이퍼 본딩과 극단적으로 획일적 웨이퍼 박형화 기술로 인해 이미지 센서를 위해 인기 있는 제품이 되었습니다. 이미지 센서는 점진적으로 적층 구조를 향하여 개발하고 있고, 여기서 논리 회로가 직접적으로 베이스 웨이퍼에 통합됩니다. 적층화 처리는 더 화소 광다이오드를 위해 맞춤화된 센서 절차로부터 독립한 진보적 CMOS 공정에서의 더 높은 수준의 매우 병렬적 아날로그-디지털 변환기 (ADCs)의 통합과 신호 처리 요소를 고려합니다. 육체미 있는 소자 구조는 극적으로 계속 영상감지구조를 바꿉니다.

형태 1. CMOS 이미지 센서의 구조. (a) FI 구조와 (b) BI 구조와 (c) 바이아스와 적층 구조.
본 논문은 의미 심장하게 성능 개선을 가속화하기 위해 적층형 장치와 영상감지구조의 경향을 검토하고 감지 능력을 확장하고 통합 에지 컴퓨팅 능력이 센서층에 연결되었습니다. 세컨드 섹션은 매우 병렬적 컬럼 평행 ADC를 통해 고화소 해결과 높은 프레임 속도 이미지화를 가능하게 하는 육체미 있는 장치 구성을 위한 다른 센서 구조를 제공합니다. 섹션 3은 실용적 화소 해상도에 있는 더 좋은 화소 성능을 위해 비판적인 화소 피치 쿠-쿠 접합부를 사용하여 구현된 약간의 진보적 픽셀 회로를 제공합니다. 화소 피치 쿠-쿠 연결은 또한 센서 구조가 픽셀 평행 디지털화에 가까워질 수 있게 하고 있습니다. 제4장은 공간적 깊이와 일시적 대비 감지와 비가시광 이미지화와 같은 감지 능력을 확장시키는 센서 구조의 약간의 향상을 제공합니다. 섹션 V는 모서리에 인공지능 (AI) 가속기를 통합하는 비젼 센서 장치를 도입합니다. 마침내, 부문 VI는 약간의 결론을 줍니다.
II. 위에 메가픽셀 영화로 기록하기
화소의 수가 2개 메가픽셀 고화질 (HD) 포맷에서부터 8개 메가픽셀 4K 포맷까지 증가하고 있을 지라도, 영화 녹음은 적어도 30 또는 60의 초당 프레임 (초당 프레임)의 프레임 속도를 요구합니다. 덧붙여, 120, 240 또는 1000 초당 프레임 (초당 프레임)과 같은 더 높은 프레임 속도 작동이 슬로우 모션 재생을 제공할 수 있습니다. 컬럼 평행 ADC 구조가 1997년에서 제안되었기 때문에, 프레임 속도는 평행한 ADC의 수를 증가시키고 ADC 작전 자체를 가속함으로써 나아졌습니다. 적층 구조는 최고 프로세스 기술이 센서 화소와 주변 기기에 적용될 수 있는 것처럼 프레임 속도를 극대화하는 것을 돕습니다. 센서 제조는 여러 이온 주입 공정이 낮은 접합 누설과 광다이오드와 트랜지스터를 형성하도록 요구합니다. 그러나, 논리 프로세스는 저저항과 고속 트랜지스터를 요구합니다. 화소를 위해, 3 또는 4 와이어층은 보통 충분하지만, 그러나 약 10 와이어층이 논리 회로에 필요합니다. 센서 화소와 논리 회로를 포함하여 사용된 적층 기술은 동일 칩에 비적층 이미지 센서의 상충적 제약을 완화할 수 있습니다.
A. 듀얼 등급 ADC 구조
현재, 대부분의 CMOS 이미지 센서는 컬럼 평행 구조로 조직된 화소, 수천의 ADC와 논리 회로의 배열을 포함합니다. 형태 2(a)에 나타난 바와 같이, (TSVs) 화소 어레이 밖에 위치한 관통 규소 바이아스는 매우 병렬적 패션으로 ADC에 화소 열을 연결합니다. 첫번째에서 육체미 있는 CMOS 이미지 센서는 2013년에 도입했습니다, 칼럼 ADC와 아날로그와 디지털 부분이 인물 2(b)에 나타난 바와 같이 각각 상하 칩으로 나누어졌습니다. 2015년에, 이중 기둥 ADC 건축이 제안되었고, 16M 화소에 120 초당 프레임의 프레임 속도를 달성했으며, 그 곳에서 기둥 ADC는 완전히 수치 2(c)에 나타난 바와 같이, 바텀칩으로 이동되었습니다. 유일한 NMOS 논리를 사용하여, 센서 칩은 광다이오드를 위한 90nm 센서 맞춤 프로세스를 사용하여 제조됩니다. 논리회로 칩은 표준 65 나노미터 CMOS 공정을 사용하여 제조됩니다. 칼럼 ADC가 센서 칩과 독립적으로 구현될 수 있기 때문에, ADC는 대단히 통합될 수 있습니다. 프레임 속도를 높이는 것뿐만 아니라, 과다한 평행한 ADC는 수치 3에 나타난 바와 같이, 다수 아날로그/디지털 (광고) 변환의 평균을 냄으로써 소음을 줄이는데 사용됩니다. 한 화소의 출력은 동시에 2 ADC로 분배되고 2개 디지털 출력이 이미지 프레임을 재생하기 위해 합산됩니다. 2 ADC의 타이밍 위상은 그들의 잡음 신호 사이에 상호관계를 감소시킴으로써 소음 감소를 얻도록 조금 다릅니다.

형태 2. 육체미 있는 CMOS 이미지 센서의 실행. (a) 광다이오드와 논리 회로 사이의 TSV 연결. (b) 첫번째는 CMOS 이미지 센서를 쌓아 올렸습니다. (c) 이중 계층 ADC 구조.

형태 3. 이중 계층 ADC 건축의 단순화된 블록 구성도 (왼쪽)과 (옳은) 개선된 잡음 특성.
비. 3층은 CMOS 이미지 센서에 다이내믹 랜덤 액세스 메모리 (DRAM)를 적재했습니다
화소와 평행한 ADC의 수가 증가한 것처럼, 이미지 센서는 큰 데이터량을 출력합니다. 2017년에, 3층 육체미 있는 CMOS 이미지 센서는 인물 4에 나타난 바와 같이, 960 초당 프레임에 슬로우 모션 동영상을 찍기 위해 제안되었습니다 ; 3 층은 관통 규소 바이아스 (TSVs)로 연결되고 평행한 ADC로부터 획득된 자료가 슬로우 모션 캡쳐를 달성하기 위해 DRAM의 그 두번째 층 내에 버퍼링됩니다. 최고 슬로우 모션 리코딩을 위해, ADC로부터의 디지털 데이터가 일시적으로 102-Gbit/s 버스 위에서 DRAM 내에 버퍼링되는 동안 센서는 풀（Full） HD 해상도에 960 초당 프레임에서 작동할 수 있습니다. 센서가 30 초당 프레임 영화 촬영 동안 장면에서 사용자 트리거 또는 고속 움직임을 발견할 때, 판독 속도는 960 초당 프레임이 됩니다. 풀（Full） HD 해상도의 최고 63까지 프레임은 동시에 DRAM과 차후 동영상 캡처 동안 버퍼링된 데이터 출력에서 저장될 수 있습니다.

형태 4. 3층은 CMOS 이미지 센서에 DRAM을 적재했습니다
Ｃ. 큰 광학 형식 회로판 칩 기술을 위해
현재까지 도입된 스택 CMOS 이미지 센서는 웨이퍼 ON 상태 웨이퍼에서 제조됩니다 (WoW) 접착 공정. 그러나, 센서와 논리회로 칩의 차원이 똑같은 것 이어야 하기 때문에, 이 과정은 특히 큰 광학 형식을 위해, 항상 최상의 선택인 것은 아닙니다. 또 다른 스태킹 방법은 보여진 형태 5에 나타난 바와 같이, 젖소 결합을 포함합니다. 면적 효율은 광학 형식으로서의 같은 크기의 논리회로 칩이 완전히 매우 병렬적 ADC와 디지털 구성 요소로 채워질 때 와우 결합에 최고입니다. 그러나, 논리 회로가 광학 형식보다 작으면, 젖소 구성이 최고 면적 효율을 가지고 있는 반면에, 와우 구성은 비용 문제를 가집니다.

형태 5. 와우의 면적 효율과 큰 광학 형식 이미지 센서를 위한 젖소 접착 공정.
super-35 밀리미터 광학 형식과 방송 카메라를 위한 글로벌 셔터 이미지 센서를 실현하면서, 젖소 접착 공정 [12]를 사용하는 육체미 있는 CMOS 이미지 센서는 2016년에 보고되었습니다. 여기에서, 두개의 절편된 논리회로 칩은 평행한 ADC와 마이크로범프와 65 nm CMOS 공정에서 설계되고 수치 6에 나타난 바와 같이, 글로벌 셔터 화소를 위해 주문 설계된 큰 센서 칩에 쌓입니다. 고-애스펙트비와 절개부 논리회로 칩은 40 um의 피치와 마이크로범프를 통해 센서에 연결됩니다. 그러므로, 전체 중복 브이씨씨 연결 수는 38 000에 대한 것입니다. 센서는 또한 8 메가픽셀을 통해 480 초당 프레임에 있는 최고 슬로우 모션 재생을 고려합니다.

형태 6. 젖소 접착 공정을 사용하는 스택 CMOS 이미지 센서.
수치 7은 2021년에 full-35-mm-format 이미지 센서를 위한 50 메가픽셀과 250 초당 프레임으로, 큰 광학 형식 이미지 센서를 위한 성능 추이를 보여줍니다. 평행한 ADC의 수를 증가시키고 증진적으로 스태틱 RAM (SRAM) 프레임 버퍼를 증가시키기 위해, 와우 과정은 고성능을 달성하는데 사용됩니다. 다른 한편으로는, 젖소 과정은 큰 광학 형식 센서의 성능과 비용 효율의 균형을 맞추는데 사용됩니다. 젖소 절차를 사용하여 쌓인 1억 2700만 화소와 4개의 논리회로 칩과 3.6 인치 이미지 센서가 또한 2021년에 도입됩니다. 젖소 절차에 대한 다음 도전은 생산성을 향상시키기 위해 웨이퍼에 칩 배치의 처리량을 증가시키는 것입니다.

형태 7. 큰 광학 형식 이미지 센서를 위한 성능 추이.
3세. 화소 병렬 아키텍처
앞절에서, 주로 적층형 장치가 익숙한 사용하는 센서 구조는 컬럼 평행 ADC 기본 구조의 프레임 속도를 높입니다. 이 부문은 미세-피치 쿠-쿠 연결을 사용하여 픽셀 평행 구조를 기반으로 약간의 향상을 제공합니다. 여기에서, 센서와 논리 층 사이의 연결은 형태 8(a)에 나타난 바와 같이, 츠프스에서 혼합체 사로잡힌 쿠-쿠 연결로 변했습니다. TSV 구성에서, 신호라인은 화소 어레이의 주변 위의 논리 층으로 라우팅됩니다. 대조적으로, 쿠-쿠 연결은 화소 하에 직접적으로 통합될 수 있고 이러한 연결이 중복 브이씨씨 연결 수를 증가시키도록 허락합니다. 쿠-쿠 연결 간격에 관한 최근 트렌드는 그림 8(b)에 나타납니다. 이미지 센서의 하이브리드 접착 공정이 접속 결함 없이 수백만 쿠-쿠 연결을 요구하는 반면에, 접촉 간격은 점진적으로 수많은 접촉의 안정적인 접속으로 감소합니다 ; 게다가, 쿠-쿠가 최근에 인 1 um은 하이브리드 결합물 간격을 보고했습니다. 이러한 미세 피치 접속부는 픽셀 평행 회로 구조가 실용적 화소 차원에 제조될 수 있게 할 것입니다.

형태 8. 쿠-쿠 결합 간격은 (a) 단순화 장치 구조와 (b) 단면을 방향을 잡습니다.
A. 육체미 있는 픽셀 회로 확장
다수의 기술과 이행은 가득 찬 웰 커패시티 (FWC)와 같은 픽셀 회로 확장을 통한 화소 실적을 개선하고 글로벌 셔터와 같은 부가 기능을 구현하기 위해 문헌에서 제안되었습니다. 9(a)와 (b)가 각각 단일 변환 획득과 2차 변환 획득을 위한 픽셀 구성을 보여줄 것으로 판단합니다. 작은 전기 용량 크프즈는 저잡음 정보판독을 위한 광 전자 공학으로부터 높은 전압폭을 경험하지만, 그러나 그것이 쉽게 수많은 신호 전자에 의해 포화됩니다. 그러나, CFD 위의 저소음 읽기와 CDCG 위의 고동적 범위 (HDR) 읽기를 가능하게 하면서, 듀얼 변환 이득과 화소는 투 컨버젼 획득 사이의 연속 작동에 의해 바뀌게됩니다 ; 게다가 추가적 트랜지스터와 축전기 고화소 결의안의 구역 오버헤드는 감소된 화소 크기가 이제 될 수 있으므론 양을 제한함으로써 달성됩니다. 2018년에, 2차 변환 획득과 육체미 있는 픽셀 회로 확대는 제안되었습니다 ; 부가회로는 그림 9(c)에 나타난 바와 같이, 픽셀 평행 쿠-쿠 연결을 통하여 바텀칩에 구현되었습니다. 20과 200 uV/e-의 변환 이득 사이에 전환함으로써, 1.5 um 화소는 성공적으로 83.8 dB의 다이내믹 레인지와 0.8 e-RMS의 저소음으로 디스플레이되었습니다. 형태 10에 나타난 바와 같이, 화소 수준 적재 회로 구성은 2차 변환 획득으로 전압 도메인 글로벌 셔터 기능과 화소에 적용되었습니다. 2019년은 100 이상 dB의 셔터 효율과 2.2 um 글로벌 셔터 화소를 증명했습니다. 이중 변환 획득과 전압 도메인 글로벌 셔터와 최신 기술 화소는 각각 화소 수준 적층 순회 크기 조정 0.8 um과 2.3 um의 화소 크기를 이룹니다 ; 그러나, 육체미 있는 픽셀 구성은 여전히 더 작은 화소에 대한 화소 공연을 강화할 것으로 예상됩니다.

형태 9. 평행한 쿠-쿠 연결과 단일 변환 획득과 화소 회로 구성 (a)와 2차 변환 획득과 (b)와 2차 변환 획득과 육체미 있는 화소와 (c).

형태 10. 픽셀 평행 쿠-쿠 연결 를 경유하는 육체미 있는 전압 도메인 글로벌 셔터의 화소 회로 구성.
B. 화소 평행한 ADC
픽셀 평행 디지털화의 개념이 2001년에서 제안되었기 때문에, 하이브리드 접착 공정과 픽셀 평행 쿠-쿠-커넥티드 육체미 있는 이미지 센서는 또한 제안되었습니다. 복합적인 회로에서 내부 화소 구역 오버헤드는 분명히 화소 해상도를 제한하지만, 그러나 2017년에 배열 평행한 ADC 건축과 4.1개 메가픽셀 육체미 있는 이미지 센서가 제안되고, 1.46 메가픽셀 평행한 ADC의 육체미 있는 이미지 센서에 의해 2018년에 따르게 됩니다. 픽셀 평행 ADC 건축은 하이브리드 접착 공정의 파인 피치 쿠-쿠 관계로 인해 마픽셀 결의안을 달성했습니다. 수치 11에 나타난 바와 같이, 단일 슬로프 ADC는 픽셀 평행과 전통적 컬럼 평행 건축에서, 그러나 소오스 폴로어 회로 없이 사용됩니다. 두가지 쿠-쿠 연결을 통해 바텀칩에 각 화소를 연결하면서, IN 화소 트랜지스터 증폭기는 비교기에 직접적으로 통합됩니다. 반대의 지역 제한 때문에, 그레이 코드는 IN 화소 래치에 할당되고 디지털 판독 파이프라인이 화소 어레이 하에 ADC를 사용하여 구현되었습니다.

형태 11. 픽셀 평행 ADC의 회로 구성.
형태 12(a)는 픽셀 평행 ADC 구조와 원형 칩을 보여줍니다 ; 비록 각각 ADC가 단지 6.9 um의 화소 피치로 채워지며, 그 곳에서 비교기의 정지 전류는 7.74 nA로 제한되지만, 실효 대역폭 제어 때문의 잡음 플로어가 8.77 e-RMS까지 억제됩니다. 모두 픽셀 평행 ADC는 글로벌 셔터로 동시에 작동합니다 ; 그러므로, 인물 12(c)에 나타난 바와 같이, 인물 12(b)에 나타난 바와 같은 어떤 회전한 셔터 초점면 왜곡도 원형을 사용하여 사로잡힌 이미지에서 관찰되지 않습니다. 픽셀 평행 ADC 구조는 계속 개발합니다. 2020년에 가장 최근 작업은 4.6 um의 화소 피치와 127-dB의 다이내믹 레인지와 2.6e rms의 4.2e rms의 소음과 4.95 um과 소음의 작품을 보여줍니다.

형태 12. 픽셀 평행 ADC의 온칩 실행. (a) 칩의 마이크로그래프. (b) 이미지는 회전한 셔터 활동을 사용하고 (c) 글로벌 셔터 활동을 사용하는 것 사로잡았습니다.
C. 화소 평행한 광양자계수관
또한 양자 이미지화로 알려진 광자 계수 이미지화가 무잡음 정보판독과 고동적 범위 이미지화 (HDR)와 이미지 캡쳐를 가능하게 하기 위한 유망한 기술입니다. 단일 광자 애벌런치 다이오드 (SPADs)를 사용하는 광자-계산 이미지 센서는 적층 기술을 통하여 픽셀 평행 디지털화의 도전 중 하나입니다. 애벌랜치 전류는 한 개의 광전자에 의해 일어나고 아날로그 프론트-엔드 회로로부터의 어떠한 소음이 없을 경우에, 사건이 광자 카운트로 디지털로 간주될 수 있습니다. 이것은 각각 SPAD를 위해 복합적인 회로의 실행이 요구됩니다 ; 화소 연결과 반면에 육체미 있는 소자 구조는 이미지화를 계산하는 초집적화되 광자에 대한 잠재성을 가집니다.
124 dB의 다이내믹 레인지와 SPAD 광자-계산 이미지 센서와 서브프레임 외삽추정 구조를 사용하는 것 2021년에 보고되었습니다. 후방 조명 비춰진 (BI) 단일 광자 애벌런치 다이오드 (SPAD) 화소 어레이는 바텀칩에 쌓이고 판독식 회로가 형태 13(a)에 나타난 바와 같이, 픽셀 평행 쿠-쿠를 통해 연결됩니다. 그림 13(b)는 단위 픽의 계통도입니다. 각 화소는 입사된 광자의 수를 세는 9 비 디지털 리플 카운터 (CN)를 가지고 있습니다. 반대로부터의 과잉 운반 (OF)는 SPAD 활성화를 제어하고 타이밍 코드 (TC)에 걸쇠를 걸기 위해 켄치 회로로 되돌아 갑니다. OF 기가 형태 14에서 타이밍 도면에 나타난 바와 같이, 변할 때 14개 비 타이밍 코드 (TC)는 그리고 나서 모든 화소에 할당되고 반대를 기각합니다. 광자 또는 잠겨진 14 비 TC의 9 비 총수를 읽어내고 반대 오버플로우 없이 정확하게 모든 광자 카운트를 저광 조건에서 획득하세요. 그러나, 언제 밝은 광 조건, 넘쳐 흐르는 화소에서 반대 오버플로우가 노출 전체에 걸쳐 시간을 기록하고, 입사된 광자의 실제 숫자를 추정합니까.

형태 13. 광자 계수 이미지 센서. (a) 칩 구성. (b) 단순화된 픽셀 회로도.

형태 14. 광자 계수와 서브프레임 외삽법을 위한 타이밍 도면.
형태 15(a)에 나타난 바와 같이, 124 dB의 다이내믹 레인지는 신호대잡음비 (SNR)에서 어떠한 퇴보 없이 증명되었습니다. 사실인 광자 계수 작업이 최고 10 240까지 광자 또는 9 비트 × 20 서브프레임을 계산할 수 있기 때문에, 밝은 광 조건 하에 반대 오버플로우 뒤에 있는 SNR는 확장 다이나믹 레인지 위에서 40 dB에 남아 있습니다. 인물 15(b)는 250 초당 프레임에 사로잡힌 HDR 이미지를 보여줍니다 ; 글로벌 셔터와 20 서브프레임 HDR 활동 때문에, 어떤 이동 인위 구조도 225 rpm 팬 회전에도 불구하고 관찰되지 않았습니다. 20 서브프레임 외삽법은 효과적으로 그림 15(c)에 나타난 바와 같이, 이동 인위 구조를 억누릅니다. SPAD는 낮은 공급 전압에 약 20 Ｖ의 높은 바이어스 전압과 검출기의 픽셀 평행 촉발을 요구합니다. 작은 피치와 SPAD 화소는 다른 공급 전압 사이에 소자격리로 인해 달성되기가 종종 어렵습니다. 그러나, 육체미 있는 소자 구조가 효과적으로 SPAD와 CMOS 논리 레이어를 분리하고 이로써, SPAD와 확장된 기능과 작은 픽셀 구성의 개발을 가속화하기.

형태 15. 광자 계수에 의한 측정 결과. (a) 다이내믹 레인지와 신호대잡음비. (b) 크캡쳐드 HDR 이미지. (c) 움직임 아티팩트 억제와 포착된 이미지.
IV. 감지 능력의 확장
이전에 도입된 다이내믹 레인지와 글로벌 셔터 능력 뿐 아니라 적층형 장치 기술은 또한 센서 구조의 화질을 강화할 뿐만 아니라, 공간적 깊이와 일시적 대비 감지와 비가시광 영상과 같은 감지 능력을 높입니다.
A. 공간적 깊이
부문 III-C에서 묘사된 것처럼, 쿠-쿠 하이브리드 결합과 육체미 있는 소자 구조는 적용의 넓은 범위에서 실용적 SPAD 기술을 위해 유망한 접근이고, 10 um이하로 SPAD 화소 피치를 감소시킵니다. 광자 검파 효율 (PDE)를 향상시키고 작은 화소 피치와 광학적 교차 장애를 감소시키기 위해, (FTI) 가득 찬 트렌치 차단을 포함하여 BI SPAD 화소 어레이와 쿠-쿠 결합은 2020년에 보고되었습니다. 형태 16에 나타난 바와 같이, BI 육체미 있는 SPAD 구조에, SPAD 화소 어레이는 입사광에 완전히 개방되어 있고 모든 화소 트랜지스터가 바텀칩에 구현됩니다. 금속 묻힌 FTI는 인접 화소로 억제 혼선을 돕습니다. 10 um 피치 SPAD 화소는 근적외선 (NIR) 분광법 측정의 력을 향상시키기 위해 실리콘층을 7 um 두꺼운 부분을 특징으로 하고 각각 850 nm과 940 nm에 31.4%와 14.2% 넘게의 높은 PDE를 달성합니다.

형태 16. SPAD 소자 구조. (a) FI SPAD. (b) BI 육체미 있는 SPAD.
2021년에, 189 × 600 SPAD는 움직임 시간을 지시하고 (ToF) BI-육체미 있는 SPAD를 사용하는 센서가 자동차 라이더 시스템에 대해 보고됩니다. 모든 화소 앞 공정 회로는 형태 17에 나타난 바와 같이, SPAD 배열 하에 하부 칩에서 구현됩니다. 라이더 시스템에서 반사 레이져 펄스가 받아들일 때, SPAD는 6 나노 초의 데드 타임과 트리거 펄스를 발생시키고, 그것을 시간 대 디지털 변환기 (TDC)로 전송합니다. 상하 칩은 nm SPAD와 40 nm CMOS가 각각 10개의 구리 막으로 처리하는 90을 사용합니다. 적층 구조 때문에, 센서는 깊이 감지를 위해 구성 요소로서 (DSP)를 동시 검출 회로, TDC와 디지털 신호 처리 프로세서를 포함합니다. 그것이 117k 럭스에 있는 태양광에서 95% 반사율과 물체를 발견할 수 있게 하면서, 직접적 팔로사징 센서는 최고 200까지 Ｍ의 확장된 범위 위에서 30 센티미터의 거리 정확도를 나타냅니다.

형태 17. BI는 SPAD에 직접적 팔로사징 깊이 센서를 적재했습니다.
BI 육체미 있는 SPAD 구조는 SPAD-기반을 둔 이미지화에서 타결이고 개선된 특성과 깊이 감지입니다. BI 스텍구조는 양자 효율을 향상시키고, 각각 SPAD의 옆에 회로를 위치시키는 전통적 화소와 비교하여 스파드스와 회로를 최적 실리콘층으로 분리합니다. 그러므로, 육체미 있는 실행은 SPAD 센서의 전통적 한계를 극복하고, 적용의 넓은 범위에 대해 적당합니다.
B. 타임즈 지 대비 감지
이벤트 기반 비젼 센서 장치 (EVS)는 상대적 광 변화의 시간적 전개를 추적하기 위해 미리 설정된 상대 임계값 위의 일시적 대비를 단일 픽셀을 발견하고 절대 강도의 무프레임형 화소 수준 측정을 위해 샘플링 점을 규정합니다. EVS가 처음으로 2006년에 보고되었기 때문에, EVS를 사용하는 다수의 애플리케이션은 기록된 데이터의 시간 정확도 때문의 고속이고 저전력 머신 비전, 감소된 사후-처리 비용과 다양한 안에 시나리오로 이어지는 시간적 리던던시에 대한 타고난 억제와 같이, 제안되었습니다. DR 작동. 비록 화소 크기가 BI 구조를 통하여 2019년에 9 um 피치로 감소했지만, EVS는 광범위한 화소 수준 아날로그 신호 프로세싱으로 인해 큰 화소 크기와 종종 작은 결의안으로 고생합니다. 그러므로, 에프스는 특히 픽셀-스케일 쿠-쿠 연결과 육체미 있는 소자 구조의 향상으로 이익을 얻습니다.
1280년 × 720 4.86 um 화소 피치 BI-육체미 있는 EVS는 2020년에 보고되었습니다. 수치 18은 콘트라스트 검출 (CD) 기능의 화소 회로 구성도와 IN 화소 비동시적 정보판독 인터페이스와 상태 로직 블록의 계통도를 보여줍니다. 광전류는 비동시적 델타 변조 (ADM)가 레벨-크로싱 비교기를 사용하여 발견한 변화가 획득되는 전압 신호와 비디오 블로그와 대비로 변환됩니다. 수치 19(a)에서 BI-육체미 있는 EVS는 1 우리를 달성합니다 행 단위 시각인자기, 고속, 저동력 머신 비전 응용을 위한 10억 6600만 행사 ／초 (eps)와 35 nW/pixel과 137 pJ/event의 데이터 형성 파이프라인의 최대 이벤트 속도. 수치 19(b)는 약간의 예 애플리케이션을 위한 센서 작동을 보여줍니다. 트래픽 장면 리코딩 약 1 럭스는 저-조명 콘트라스트 감도를 증명합니다. 저-대기 시간 화소와 고속 판독식 작동으로부터의 높은 시간적 정확도는 센서가 3D 깊이 센서 응용의 시간 부호화 구조화 광 패턴을 디코딩할 수 있게 허락합니다. 형태 20은 EVS에서 화소 피치의 경향을 보여줍니다. 적층형 장치 기술 때문에, EVS의 화소 크기는 지금 메가픽셀의 실용적 사용 예를 위한 5 um 피치보다 낮습니다.

형태 18. EVS의 화소 회로 구성도

형태 19. BI-육체미 있는 EVS와 그것의 애플리케이션 사례. (a) 칩의 마이크로그래프. (b) 애플리케이션 사례.

Ｃ. 비가시광 이미지화
적층형 장치 기술은 또한 하이브리드 집적화에서 비실리콘 광검출기를 사용하여 비가시광 영상을 용이하게 합니다. 하이브리드 집적화와 비실리콘 광검출기의 예는 인듐갈륨비소 광검출기와 지-온-시 광검출기와 유기적 광도전막을 포함합니다. 이 부문에, 쿠-쿠 하이브리드 결합을 사용하는 인듐갈륨비소 센서에 의한 최근의 결과는 요약됩니다.
단파 적외선 (SWIR) 범위에서 이미지화에 대한 수요는 (즉 1000과 2000 nm 사이의 파장) 산업적, 과학적이고 의학적이고 보안상 응용을 위해 증가했습니다. SWIR 범위에서 그들의 흡수 특성이 실리콘 기반 장치에 의해 커버될 수 없기 때문에 인듐갈륨비소 장치는 SWIR 센서에서 사용되었습니다. 전통적 인듐갈륨비소 센서에서, 포토다이오드 어레이 (PDA)의 각 화소는 충돌을 사용하여 하이브리드인 플립칩을 통해 리드아웃 IC (투하자본 수익률)에 연결됩니다. 이 구조는 일반적으로 충돌의 제한된 확장성으로 인해 미세-피치 화소 어레이의 제작을 복잡하게 합니다. 2019년에, 그것에 각각 PDA의 5 um 화소가 쿠-쿠 결합을 사용하여 투하자본 수익률에 연결된 인듐갈륨비소 이미지 센서가 도입되었습니다. InGaAs/InP 헤테로구조체는 에피택시하게 직경 4 이하와 작은 상업적으로 이용 가능한 InP 기판에 성장되었습니다. 에피인 수치 21에 나타난 바와 같이 InGaAs/InP 웨이퍼는 칩 안으로 분할되고 실리콘 과정에 III-V 다이를 사용하여 큰 실리콘 웨이퍼로 옮겨집니다. Cu의 제작이 거닌 후, III-V / Si 헤테로와퍼는 투하자본 수익률 혼합으로 투하자본 수익률에 각각 III-V 화소를 연결하기 위해 접착하는 쿠-쿠를 사용합니다. 형태 22는 플립-칩 범프를 위한 접촉 피치 경향과 인듐갈륨비소 센서를 위한 쿠-쿠 결합을 보여줍니다. 충돌을 사용하는 플립칩 혼합체, 인듐갈륨비소 센서를 제조하는 전통적 방법은 좁은 공정 마진과 가난한 반복성으로 인해 화소 피치를 일정 비율로 내리는데 적합하지 않습니다. 그러나, 쿠-쿠 혼성화는 2016년 이후로 높은 생산과 CMOS 이미지 센서의 대량 생산을 위해 사용되었습니다 그리고 주요 기술이 인듐갈륨비소 센서에 크기 조정을 위해 상호 연결시킨다는 것 이세요. 수치 22는 또한 사찰과 보장과 연관된 신청서의 사례가 안개가 자욱한 시나리오에서 모니터링한다는 것을 보여줍니다. 그러므로, 인듐갈륨비소 이미지 센서는 화소 수준 쿠-쿠 연결을 통해 HD SWIR 이미지화를 가능하게 합니다.

형태 21. 인듐갈륨비소 이미지 센서 제작을 위한 프로세스 흐름도.

형태 22. 플립-칩 범프 접촉 피치 경향과 쿠-쿠 결합과 잉아아스 센서를 위한 애플리케이션 사례.
Ｖ. 현명한 비젼 센서 장치
AI 공정 성능과 카메라 제품에 대한 수요는 시장, 소매점, 스마트시티들과 유사한 응용 프로그램을 사물인터넷 (IoT)에서 성장시키고 있습니다. 그와 같은 종단 장치 위의 AI 프로세싱 성능은 비용과 사생활 우려를 처리하면서, 잠재, 구름 통신과 같은 순수한 클라우드 컴퓨팅 시스템과 관련된 문제의 일부를 다룰 수 있습니다. AI 공정 성능과 고성능 카메라에 대한 시장 수요는 작은 사이즈, 저비용, 저 전력 소모와 설치의 용이성을 포함합니다. 그러나, 전통적 CMOS 이미지 센서는 포착된 이미지의 미가공 데이터만을 출력했습니다. 그러므로, AI 공정 성능과 고성능 카메라를 개발할 때, 영상 신호 처리부 (ISP), 컨벌루셔널 신경망 (CNN) 처리, DRAM과 다른 능력을 포함하는 ICs를 사용하는 것은 필요합니다.
12.3 메가픽셀로 구성되는 육체미 있는 CMOS 이미지 센서와 CNN 계산에 제공된 DSP는 2021년에 보고되었습니다. 인물 23에 나타난 바와 같이, 4.97 TOPS/W DSP와 온칩 CNN 처리를 사용하는 이미지 캡쳐를 포함하여 센서는 CNN 결론 프로세서 로의 가득 찬 이미지 캡쳐 전달과 통합 해결안을 포함하고, 120 초당 프레임에 처리될 수 있습니다. 처리블록은 CNN 입력 전처리를 위한 ISP와 CNN 처리에 대해 최적화된 DSP 서브시스템과 CNN 중량과 런 타임 메모리를 저장하기 위한 8 MB L2 SRAM을 가지고 있습니다. 수치 24는 모바일넷 v1을 사용하는 CNN 추론 결과의 사례를 보여줍니다. DSP 서브시스템은 트엔소르프로에 비슷한 추론 결과를 증명했습니다. 현명한 비젼 센서 장치는 센서에 완전한 CNN 추론 과정을 운영할 수 있고, 미가공 데이터로서의 포착된 이미지를 출력할 수 있고 CNN 결론이 MIPI 인터페이스를 통하여 동일 프레임의 결과가 됩니다. 센서는 또한 작은 카메라를 가능하게 할 SPI 인터페이스로부터만의 CNN 추론 결과의 생산을 지원하고 시스템 전원 소모와 비용을 줄입니다. 센서 위의 CNN 결론 프로세서는 사용자들이 임베디드 메모리 안으로 그들의 가장 좋아하는 AI 모델들의 프로그램을 짜고 시스템이 사용되는 곳 요구 또는 조건에 따라 그들을 프로그램을 재작성할 수 있게 허락합니다. 예를 들면, 시설의 디 엔트랜스에 설치될 때, 그것은 시설에 들어가 방문객의 수를 센 것을 사용될 수 있습니다 ; 상점 선반에 설치될 때, 그것은 품절 상황을 발견하는데 사용될 수 있습니다 ; 천장에 설치될 때, 그것은 내점객을 그려 열기를 위해 사용될 수 있습니다. 현명한 비젼 센서 장치는 탄력적 AI 모델들을 이용하여 다양한 응용 프로그램에게 저비용 모서리 인공 지능 시스템을 제공할 것으로 예상됩니다.

본 논문은 육체미 있는 소자 구조와 영상감지구조에서 최근 성과를 검토합니다. 육체미 있는 소자 구조는 매우 특히 높은 프레임 속도와 높은 화소 해상도로, 이미지 센서 성능을 개선합니다, 매우 병렬적을 통하여 ADC가 센서 화소를 사용하는 것 구현했고 시모스 회로가 프로세스 기술을 최적화했습니다. 최근 작업에서, 픽셀 평행 적층 회로와 / 또는 더 현명한 처리부를 사용하여, 여러 제안은 약간의 결과로, 만들어졌습니다. 이러한 새로운 도전은 더 높은 확장성과 각각 기능을 위한 프로세스 기술의 더 많은 최적화와 고지역 효율성을 요구합니다. 광검출기, 화소 앞 공정 회로, 아날로그 혼합 신호형과 디지털 프로세서와 기억은 인물 25에 나타난 바와 같이, 더 효율적으로 통합될 수 있고 미래 영상감지구조가 장치 적층 기술을 통하여 능력을 확장하기 위해 추가적 개발을 획득할 것입니다.