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칩을 가장 진보적 이음매에서 발전시키는 비용 상승과 복잡성은 많은 반도체 제조업자들이 그것의 모두가 뛰어난 가장자리 노드를 요구하는지 아니라 다수 소자 안으로 저 칩을 해체하기 시작하도록 강요하고 있습니다. 도전은 어떻게 함께 그 분해된 부분을 제자리에 돌려놓아야 하는지입니다.

언제 복합 시스템이 몬올리티콜리 통합되는지 - 계속 실리콘의 단일 조각 - 최종 생산품은 구성 요소 장치의 열 예산 제한 사이에 타협입니다.

3D NAND는 예를 들어 고온 폴리실리콘을 필요로 하지만 요구된 온도가 CMOS 논리의 성능을 떨어뜨립니다.

웨이퍼를 분리하기 위한 디스아그그레그팅 메모리와 논리는 제조들이 독립적으로 각각 테크놀로지를 최적화할 수 있게 허락합니다. 센서와 송수신기와 다른 논-CMOS 요소가 혼합에 추가된 것처럼 외생 통합은 심지어 더욱 매력적이게 됩니다.

문제는 어떻게 모든 부분을 연결시켜야 하는지입니다. 모놀리식 집적은 라인 (BEOL) 금속화 공정의 잘 확립되어 있는 후부에 의존합니다. 요소가 개별적으로 패키징될 때, 제조사들은 그리드 배열과 유사 생각을 둥글게 만든 것으로 바꿉니다. 그러나 2 또는 더 많은 다이가 단일 패키지로 조립될 때, 절차는 그들을 연결시키곤 했고 그 둘 사이에 가난하게 한정된 합의점에 있습니다.

많은 시스템-인-패키지 설계는 납땜 연결부에 의존합니다. 피크-앤-플레이스 툴은 인터포저에 또는 직접적으로 도착지 웨이퍼에 프리 범핑된 단일화된 다이를 위치시킵니다. 리플로우 오븐은 한 개의 초고속 단계에서 용접 결합을 완료합니다. 대향 층도 또한 그렇지 않았다면 결합 품질을 떨어뜨릴지도 모르는 높이 변형을 없앤 것처럼 더 부드러운 땜납 재료는 도움이 됩니다.

불행하게도, 납땜 기반 기술은 이미지 센서와 고대역 메모리와 유사한 응용 프로그램이 요구하는 초고밀도 연결의 규모에 이르지 않습니다. 접착 공정은 솔더 범프를 평평하게 하고 짜내고 따라서 채권의 궁극적 발자국이 조금 범프 피치보다 큽니다. 저 피치가 떨어진 것처럼, 단순히 강한 접속을 하기 위한 충분한 땜납을 위한 방이 가 아니라 있지 않습니다. 2019년 국제적 웨이퍼 레벨 패키징 회의에서 제시된 활동에서, 납땜 기반 통합을 위한 최소 생존 가능한 피치가 40 마이크론에 대한 것이라고 길안 Gao와 엑스페리에 있는 동료들은 추정했습니다.

쿠-스킨 납땜 접합부는 더욱 균열과 피로 파괴 고장과 일렉트로마이그레이션을 기여하는 부족한 기계적인 특성에 의해 제한됩니다. 산업은 더 나은 피치 크기 조정을 용이하게 하기 위해 선택적 고체 상태 결합 기술을 모색하고 있지만, 그러나 전혀 많은 프로세스도 고속도와 저비용과 솔더 본딩의 유연성과 일치할 수 없습니다.

예를 들면, 선택되는 본드 패드와 인터포저에서 높이 변형을 수용할 수 있어야 합니다. 프로세스 온도는 장치 스택의 모든 성분을 보호하기에 충분히 또한 낮음에 틀림없습니다. 패키징 설계가 인터포저와 부착된 칩의 다층을 포함할 때, 기저 층은 특히 도전해 볼 만한 열적 요구 사항에 직면합니다. 기지 위의 각 층은 분리된 밀착 공정을 요구할 수 있습니다.

제안된 대안, 구리-구리 직접 접합은 간편성이라는 유리한 입장에 있습니다. 어떤 간층 없이, 강하게 연결고리의 가능성을 하면서, 온도와 압력은 단일 금속편 안으로 위와 하부 패드를 녹입니다. 그것은 열압착 뒤에 있는 아이디어입니다. 한 다이 일치 위의 구리 필라는 두번째 다이에 거닙니다. 열과 압력은 영구적인 결합을 만들기 위해 인터페이스를 가로질러 확산을 운전합니다. 2개 표면이 서로에 따를 수 있게 허락하면서, 300 오크의 더 레인지에서 전형적 온도는 구리를 부드럽게 합니다. 열압착은 그러나 15분에서 60분 걸릴 수 있고, 제어 대기가 구리 산화를 방지하도록 요구합니다.

청정 표면은 서로 들러붙습니다
밀접하게 관련된 기술, 하이브리드 결합은 금속을 유전제층에 임베딩함으로써 산화를 방지하려고 시도합니다. 웨이퍼 상호 접속 금속화를 연상시키는 다마신 공정에서, 전기 도금된 구리는 유전체로 절단된 홀을 채웁니다. CMP는 있는 본드 패드를 유전체와 관련하여 휴회를 명하게 하며 과다 구리금속을 제거합니다. 2개 유전체 표면을 접촉에 위치시키는 것 일시적인 결합을 만듭니다.

2019 IEEE 전자 부품과 기술 학회에서 제시된 작품에서, 레티에 있는 연구원들은 정렬을 용이하게 하기 위해 물방울의 사용을 증명했습니다. 엑스페리 단체들은 이 회사채가 제조들이 완전한 멀티-칩 스택을 모을 수 있게 허락하기에 충분히 강하다고 설명했습니다.

산화를 방지하고 본딩 장치가 대기를 사용할 수 있게 허락하면서, 유전성 회사채는 구리를 요약합니다. 영구적인 결합을 형성하기 위해, 제조업들은 더 큰 열팽창계수인 데 구리의 장점이 필요한 가열냉각으로 돌아갑니다. 유전체에 의해 제한되어 구리는 2 다이 사이에 더 갭을 좁히면서, 그것의 자유 표면에 확대되도록 강요받습니다. 구리 확산은 그리고 나서 영구적 야금 결합을 형성합니다. 복합체 스택에서, 한 개의 풀림 단계는 동시에 모든 성분 칩을 계약할 수 있습니다. 상대적으로 낮은 어닐링 온도는 자연 산화물 또는 다른 장벽이 없을 경우에 충분합니다.

본드 패드의 높이는 성숙한 웰-컨트롤드 공정인 CMP에 의해 규정됩니다. 이러한 이유에 관한 한, 웨이퍼 투 웨이퍼 하이브리드 결합은 몇년 동안 이미지 센서와 같은 애플리케이션에서 사용되었습니다. 웨이퍼 투 웨이퍼 결합 적용은 웨이퍼 사이에 패드 정렬을 요구하고, 높은 장치가 손실을 최소화하기 위해 양보하는지에 달려있습니다. 2 웨이퍼 위의 결함성 다이는 있을 법하지 않게 정렬시킬 것이고 따라서 한 웨이퍼 위의 결점이 조화된 웨이퍼 위의 상응하는 양품 칩의 손실을 일으킬 수 있습니다.

잠재적으로 단일 패키지에서 복잡한 이질계를 허락하면서, 다이 대 웨이퍼와 인터포저 하이브리드 결합에 대한 다이는 더 큰 애플리케이션 공간을 열 수 있습니다. 그러나, 이러한 응용은 또한 더 복잡한 프로세서 플로우를 요구합니다. 웨이퍼 투 웨이퍼와 다이 대 웨이퍼 (또는 인터포저) 과정이 CMP 단계에 그리고 회사채 자체에 유사한 요구를 위치시키는 동안, 단일화된 칩 포스트-CMP를 취급하는 것 더 도전해 볼 만합니다. 생산 흐름선은 결원과 다른 접합 결함을 회피하면서, 본래 불쾌한 싱귤레이션 단계에 의해 생산된 입자를 제어할 수 있어야 합니다.캐서린 더비셔로부터.